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对于参数化模块 M #(parameter WIDTH =

[单选题]

对于参数化模块 M #(parameter WIDTH = 8)，下列哪种参数覆盖方式是 Verilog-2001 中可综合且更推荐的实践？

实例化时使用具名参数覆盖：M #(.WIDTH(16)) u0 (...);

先实例化再用 defparam u0.WIDTH = 16; 进行覆盖

在上级模块中通过 assign WIDTH = 16; 改变被实例化模块的参数

在端口连接列表后直接写 (WIDTH=16) 作为位置参数覆盖

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Verilog

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