使用相同时钟沿的同步数字电路，以下因素和最高工作频率无关的是

[单选题]

使用相同时钟沿的同步数字电路，以下因素和最高工作频率无关的是：（）

查看答案及解析

丶相见欢

那这么选的话我感觉四个都得选，最高工作频率实际对应着满足触发的最小周期，那低电平持续时间应该是有影响的把。。

发表于 2022-05-21 21:28:02 回复(0)

Xuejunjie

无法理解。。低电平电平持续时间长了最高工作频率不就低了吗。。

发表于 2022-05-11 17:09:40 回复(3)

提交观点

问题信息

FPGA/CPLD

难度：

2条回答 157收藏 1319浏览

扫一扫，把题目装进口袋