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在 Verilog HDL 中，`function` 是一种

[单选题]

在 Verilog HDL 中，`function` 是一种重要的可重用代码块，尤其在描述组合逻辑时非常有用。以下关于`function`的特性和使用场景的描述，哪一项是正确的？

为了实现可综合的复杂时序逻辑，`function` 内部可以直接例化一个带有 `always @(posedge clk)` 的 `module`。

`function` 可以声明 `output` 或 `inout` 类型的参数，以便向调用方返回多个计算结果。

一个综合工具通常无法将包含 `for` 循环的 `function` 转换为有效的组合逻辑硬件电路。

`function` 的返回值可以直接用于连续赋值语句 (`assign`) 的右侧表达式中，以定义复杂的组合逻辑。

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Verilog

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