在Verilog中，`casex`语句将输入信号中的'x'和'z'位视为“不关心”（don't care）。对于以下代码，当输入`in`的值为`4'b1011`时，输出`out`的值是多少？
module decoder(input [3:0] in, output reg [1:0] out); always @(*) begin casex (in) 4'b101x: out = 2'b00; 4'b1x10: out = 2'b01; 4'b10x1: out = 2'b10; default: out = 2'b11; endcase end endmodule
