在同步电路设计中，电路的时序模型如下： T1为触发器的时钟端

[单选题]

在同步电路设计中，电路的时序模型如下：

T1为触发器的时钟端到数据输出端的延时，T2和T4为连线延时，T3为组合逻辑延时，T5为时钟网络延时，T3为组合逻辑延时，T5为时钟网络延时：

假设时钟clk的周期为Tcycle，Tsetup、Thold分别为触发器的setuptime、hold time。那么，为了保证数据正确采样（该路径为非muli-cycle路径），下面哪个等式必须正确：（）

T1 + T2 + T3 + T4 < Tcycle – Tsetup + T5, T1 + T2 + T3 + T4 > Thold + T5

T1 + T2 + T3 + T4 < Tcycle – Tsetup + T5,  T1 + T2 + T3 + T4 > Thold

T1 + T2 + T3 + T4 < Tcycle – Tsetup,  T1 + T2 + T3 + T4 > Thold + T5

T1 + T2 + T3 + T4 < Tcycle – Tsetup,  T1 + T2 + T3 + T4 > Thold

查看正确选项

你我山巅自相逢~

为了保证数据正确采样，建立余量与保持余量应大于0；

数据抵达时间 = 启动沿+ Tclk1 + Tco + Tdata

=0+0+T1+(T2+T3+T4)
数据锁存时间 = 锁存沿+ Tclk2 - Tsu

= Tcycle + T5 - Tsetup

建立余量 = 数据锁存时间- 数据抵达时间>0
=Tcycle + T5 - Tsetup - (0+0+T1+(T2+T3+T4) ) >0

= Tcycle + T5 - Tsetup > 0+0+T1+(T2+T3+T4)

= Tcycle + T5 - Tsetup > T1+T2+T3+T4

数据保持时间 = 启动沿+ Tclk1 + Tco + Tdata + 数据周期时间

= 0+0+T1+(T2+T3+T4)+Tcycle
数据获取时间= 锁存沿+ Tclk2 + Th
=Tcycle + T5 + Thold
保持余量 = 数据获取时间-数据保持时间>0

=(0+0+T1+(T2+T3+T4)+Tcycle )-（Tcycle + T5 + Thold）> 0

= (0+0+T1+(T2+T3+T4)+Tcycle )> Tcycle + T5 + Thold

=T1+T2+T3+T4>T5 + Thold

编辑于 2022-05-02 17:34:44 回复(2)

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问题信息

FPGA/CPLD

难度：

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