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下列关于FPGA功耗与时序约束说法错误的是

[单选题]

在 CMOS 电路中，静态功耗主要是漏电流引起的功耗，往往与工艺有关。

通过划分不同时钟域可以优化系统时序

信号能否正常读取只取决于信号的建立时间

查看正确选项

门头沟第一深情

这个题真的坑人，流水线设计如果不手动降频降压，是会增加功耗的。又不说降频或者降压。。。

发表于 2023-06-13 17:00:19 回复(0)

李智珍

A: CMOS静态功耗P=I*V，I为漏电流，与工艺和温度相关，V为供电电压。因此静态功耗与工艺、温度和供电电压相关。

B: 功能模块可分为并行设计和流水线设计。并行设计效率高，可通过降低系统频率降低功耗；流水线设计中也可以通过降低工作频率降低功耗

C：FPGA设计中，系统时序优化方式有异步（划分时钟域）、综合时使用retiming，duplication；physical synthesis优化、使用速度更快的芯片

D: 信息能否正确读写取决于足够的建立时间和保持时间

发表于 2022-03-04 16:19:43 回复(0)

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问题信息

FPGA/CPLD

难度：

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