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下列不属于静态时序分析的时序路径的是（ ）

[单选题]
下列不属于静态时序分析的时序路径的是（ ） 
  • 模块外部输入->第一级寄存器数据输入
  • 寄存器的时钟引脚->模块外部输出
  • 模块外部输入->模块外部输出
  • 寄存器数据输出->模块外部输出
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只能进电子厂打工头像 只能进电子厂打工
路径中的起点是一个时序元件的时钟引脚或者设计的输入。
input port可以作为起点是因为数据可以由外部源(external source)进入设计。
终点则是时序元件的数据输入引脚或者设计的输出。
同理output port可以作为终点是因为数据可以被外部源捕捉到。
发表于 2022-03-18 21:31:16 回复(0)
YOUNG_D头像 YOUNG_D
时序路径的起点是时序元件的时钟引脚或设计的输入端口。
发表于 2022-03-03 16:42:05 回复(0)
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问题信息

FPGA/CPLD
难度：
2条回答 424浏览

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