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在FPGA设计中，关于亚稳态问题说法不正确的是：

[单选题]

亚稳态问题通常发生在一些跨时钟域信号传输以及异步信号采集上

采用FIFO对跨时钟域数据通信进行缓冲设计可以消除亚稳态

采用流水线的设计可以消除亚稳态

对复位电路采用异步复位、同步释放方式处理可以解决亚稳态复位时的不稳定

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菜鸡上岸

B也不对吧？亚稳态无法被消除

发表于 2022-07-13 07:01:18 回复(0)

乌撒镇的猫

BC应该是同对错吧

发表于 2022-11-05 22:22:03 回复(0)

牛客114814138号

流水线打拍，不能完全消除亚稳态，只能减少亚稳态出现的概率。

发表于 2022-03-16 21:24:21 回复(0)

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问题信息

FPGA/CPLD

难度：

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