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某工程师用Verilog设计4级D触发器链，代码如下： mo

[单选题]
某工程师用Verilog设计4级D触发器链，代码如下： 
module d_chain(input clk, din, output reg q1, q2, q3, q4);
  always @(posedge clk) begin
    q1 = din;
    q2 = q1;
    q3 = q2;
    q4 = q3;
  end
endmodule
请问该代码的实际功能是什么？ 
  • 4级触发器级联（q1为din的1拍延迟，q2为2拍，依此类推）
  • 4个触发器同时更新为din（即4位缓冲器）
  • 编译错误（阻塞赋值不能用于时序逻辑）
  • 输出存在随机毛刺
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问题信息

Verilog
难度：
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