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某工程师意图实现组合逻辑y = a & b c，编写代码

[单选题]
某工程师意图实现组合逻辑y = a & b | c，编写代码后综合发现电路包含时序寄存器。问题最可能出现在哪里？
always @(posedge clk) begin
  y = a & b | c;
end 
  • 使用reg类型变量y
  • 敏感列表包含posedge clk
  • 逻辑表达式缺少括号
  • 采用阻塞赋值方式
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Verilog
难度：
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