优先编码器电路①

[编程题]优先编码器电路①

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下表是某优先编码器的真值表。
①请用Verilog实现此优先编码器

输入描述:

①输入描述：
input      [8:0]         I_n

输出描述:

①输出描述：
output reg [3:0]         Y_n

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Leonico

发表于 2022-03-26 19:38:02

使用casez可以方便地进行优先匹配。 `timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always@(*) 展开全文

旺盛的生命

发表于 2022-07-16 02:13:43

第一部分：组合逻辑电路题目 1，Verilog源代码描述 //优先编码器电路1 //电路的优先顺序是，从9到1，高级到低级 //9个输入端：I端，4个输出端：Y端，低电平有效。 //输入端从9到1有效输入，输出端从9到1进行输出 module encoder_0( input [8:0] I 展开全文

牛客264249014号

发表于 2022-11-02 16:40:19

无语，题目上明明画了横线，输出却不取反

-latch

发表于 2022-03-12 11:45:28

无关项用? `timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always@(*)begin 展开全文

牛客阿芙

发表于 2022-03-03 20:09:35

题意整理 ①本题要求根据编码器的真值表设计编码器电路。注意真值表中I0~I9的位置，不要看反题解主体 ①优先编码器本优先编码器，可采用case语句实现，注意到真值表中，出现了x状态，所以考虑采用casex语句实现。casex语句的真值表如下：展开全文

松树col

发表于 2022-03-13 17:12:14

1。考虑本题优先编码器真值表中由0出现的位置来给出输出结果Y的值； 2.由于module里面Y_n为reg类型所以用时序逻辑电路设计； 3.有三种方法可以满足设计要求：一.用case语句；二.用if语句；三.用条件赋值语句；由于case语句和if语句方法已有给出答案，这里我用条件赋值语句来做，答案展开全文