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考虑以下Verilog代码片段。假设在一个标准的事件驱动仿真

[单选题]
考虑以下Verilog代码片段。假设在一个标准的事件驱动仿真器中，在第一个时钟上升沿之前，`a`, `b`, `c` 的初始值均为0。在第一个时钟上升沿之后，但在下一个时钟沿之前，`a`, `b`, `c` 的最终稳定值会是多少？ 
always @(posedge clk) begin
  a <= 1'b1;
  b = a;
  c <= b;
end
  • a=1, b=1, c=1
  • a=1, b=0, c=1
  • a=1, b=1, c=0
  • a=1, b=0, c=0
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牛客662342878号头像 牛客662342878号
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发表于 今天 10:09:24 回复(0)
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问题信息

Verilog
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