9月16号二面，是技术主管面，人非常好，从项目的产品落地角度，深挖项目知识点和改进点，超级专业。希望有个终面资格话说有友友们接到终面通知了吗？#嵌入式#

`timescale 1ns/1ns module huawei6( input wire clk0 , input wire clk1 , input wire rst , input wire sel , output reg clk_out ); //*************code***********// //******切换电路 reg Q0,Q1; always@(negedge clk0 or negedge rst) begin if(!rst) Q0 <= 0; else Q0 <= ~sel & ~Q1; end alway...

慢时钟域-多bit跨时钟域"> `timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , input [3:0] data_in , input data_en , output reg [3:0] dataout ); //多比特的慢时钟域到快时钟域 //1、data_in在慢时钟域打一拍寄存 (D触发器) reg [3:0] data_in_b; always@(posedge...

`timescale 100ps/100ps module pulse_detect( input clka , input clkb , input rst_n , input sig_a , output sig_b ); //快时钟->慢时钟的跨时钟域处理，不能简单的打两拍。脉冲同步器步骤如下： //1、首先将快时钟下的脉冲信号转换为边沿信号 //2、使用转换的边沿信号在慢时钟域中打三拍 //3、使用reg2和reg3进行转换为脉冲信号即可 //1、将快时钟下的脉冲信号sig_a转换为边沿信号tmp...

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr ,input [WIDTH-1:0] wdata ,input rclk ,input renc ,input ...