`timescale 1ns/1ns module huawei5( input wire clk , input wire rst , input wire [3:0]d , output reg valid_in , output wire dout ); //**code// reg [2:0]cnt; reg [3:0] data; always@(posedge clk,negedge rst) if(!rst) cnt <= 'd0; else if(cnt == 3'd3) cnt <= 3'd0; else...

reg [8:0] list; always@(posedge clk ,negedge rst_n) if(!rst_n) begin list <= 9'd0; end else list <= {list[7:0],a}; always@(posedge clk ,negedge rst_n) if(!rst_n) begin match <= 0; end else casex(lis...

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg [1:0]state; always@(posedge clk,negedge rst_n) if(!rst_n) state <= 2'b00; else case(state) 2'b00:state <= C?2'b01:2'b00; 2'b01:state <= C?2'...

`timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input A0 , input A1 , input A2 , output wire Y0_n , output wire Y1_n , output wire Y2_n , output wire Y...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); assign {CO,S} = A_in+B_in+C_1; endmodule