模拟集成电路设计工程师(实习生)

模拟集成电路设计工程师(实习生) 公司简介 燧原科技专注人工智能领域云端算力平台，致力为人工智能产业发展提供普惠的基础设施解决方案，提供自主知识产权的高算力、高能效比、可编程的通用人工智能训练和推理产品。其创新性架构、互联方案和分布式计算及编程平台，可广泛应用于云数据中心、超算中心、互联网、金融及智慧城市等多个人工智能场。 硬件实现部门简介 燧原硬件实现部门负责电路设计，RTL综合到GDS流片的全部物理设计。部门选择先进的半导体工艺，使用一流的EDA工具，采用高级方法学和工具平台，构建了复杂、规范且又不失灵活的燧原实现流程，致力于最前沿人工智能芯片的研发。团队成员来自业内知名企业，具有丰富的大芯片、先进工艺、先进方法论的设计流片经验。   工作职责 ·       负责用于高速接口的模拟和混合信号集成电路的设计和优化 ·       负责模拟集成电路的仿真和验证 ·       负责与版图设计工程师协助布局和后抽取仿真验证

职位基本要求 ·       微电子，电子等相关专业硕士及以上学历 ·       具有相关课程背景：半导体工艺与器件，模拟集成电路设计，数字集成电路设计，信号与系统，数字信号处理 ·       了解模拟集成电路设计的基本流程 ·       熟悉Virtuoso开发平台，包括原理图输入，ADE仿真，寄生参数抽取 ·       涉及过基本模块设计，包括但不仅限于BG,Opamp, CMP, LDO, CP, OSC, PLL/DLL, ADC/DAC其中的一项或者多项 ·       有相关EDA工具使用经验，如：Virtuoso, ADE, hspice, finesim, Calibre, Quantus ·       熟悉Linux/Unix操作系统以及常用命令者优先 ·       良好的英语交流能力   优选技能 ·       具有高速接口设计和时钟设计知识或者经历，包括不限于PLL,Serializer/Deserializer, TX line driver, CTLE, DFE等 ·       具有实际项目开发经历并流片验证 ·       具有Finfet先进工艺设计经验 ·       熟悉Verilog-a,Verilog-ams, Verilog-ams或则Systemverilog行为建模和混合仿真经历 ·       熟悉Skill,Python等脚本语言