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全网最全硬件校招八股文（9）-数字电路与逻辑设计

写在前面

通过对300份真实面经的分析以及本人秋招实习面试中遇到的问题，我总结了硬件岗位面试中最高频的面试题目。这些问题涵盖了模拟电路、数字电路、电源、信号完整性、嵌入式硬件、PCB设计、电机、常用仪器等核心领域，并附上详细的解答思路，帮助你高效复习。目前已更新248道高频面试题，持续更新中。

适用岗位包括单板硬件研发、嵌入式硬件、PCB Layout、电源设计、射频工程师、硬件测试和FAE(现场应用工程师)。

无论你是大三、大四的本科生还是研一、研二的研究生，都可以从中获得全面的面试备战策略。

答：在组合逻辑电路中，门电路的输入信号经过的通路不相同，会产生的延时也就会不同，从而导致到达该门的信号时间不一致，这种现象叫做竞争。由于竞争而在电路输出端可能产生尖峰脉冲或毛刺的现象叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。

2、OD 门原理

答：OD 门，称为开漏门，也称开路集电极门，是数字电路中常见的一种输出方式。

与普通门不同的是，OD 门的输出端没有连接到高电平或低电平，而是直接连接到电源电压 VCC 上通

过一个电阻，因此只能输出低电平信号。OD 门有两个状态：正常状态和截止状态。正常状态下，OD 门的输出端与 VCC 连接，输出低电平。

此时，输入端的电压高于门的输入电压阈值时，输出为低电平；低于门的输入电压阈值时，输出为高阻态。

在截止状态下，输出端不与 VCC 连接，此时输出为高阻态。此时，无论输入端电压高低，都不能通过 OD

门的输出端提供电流。

应用：OD 门常用于数字电路中的信号接口，可以实现信号隔离、多路复用、电平转换等功能。此外，OD

门还可以和其他数字电路器件如三极管、光耦等结合使用，以实现更复杂的功能。

3、OC门电路是什么？

OC门电路：集电极开路（opencollector)

OC门电路的工作原理：

1）当INPUT输入高电平，Ube>0.7V，三极管U3导通，三极管U4的b点电位为0，U4截止，OUTPUT输出高电平；

2）当INPUT输入高电平，Ube<0.7V，三极管U3截止，三极管U4的b点电位为高，U4导通，OUTPUT输出低电平；

其中R25为上拉电阻：何为上拉电阻?将不确定的信号上拉至高电平。

假设：没有R25，那么OUTPUT的输出是通过ce与地连接在一起的，输出端是空了，即高阻态。这时候OUTPUT的电平状态未知，如果后面一个电阻负载（即使很轻的负载）到地，那么输出端的电平就被这个负载拉到低电平，它是不能输出高电平的。因此，需要接一个电阻到VCC，而这个电阻就叫上拉电阻。

4、OD门电路是什么？

OC门与OD门是十分相似的，只是将三极管换成了MOS管：

1）当INPUT输入高电平，GS>阔值电压，MOS管Q1导通，Q3的G点电位为0，Q3截止，OUTPUT高电平；

2）当INPUT输入低电平，GS<阔值电压，MOS管Q1截止，Q3的G点电位为高，Q3导通，OUTPUT低电平；

5、I2C为什么是OD门？

I2C是有很多设备线与连接而成，如果采用push-pull的话，难免会出现下面的情况，一个设备输出高，另外设备输出低，也就是左边设备的PMOS打开而右边设备的NMOS打开，这样就在VCC和GND之间形成短路，此时大的电流会把设备烧毁，后果是灾难性的。这种现象叫bus contention总线碰撞。

采用OD门就可以避免这样的问题。

一个输出高，一个输出低，电流经过电阻流向低。I2C本质就是一个线与的逻辑。

6、组合逻辑和时序逻辑是数字电路中的两种重要类型，它们之间存在以下区别：

（1）逻辑功能

组合逻辑的输出仅取决于当前输入，不受以前输入或输出状态的影响，因此具有无记忆性。例如，当一根导线与逻辑门组合时，其输出完全取决于当前时刻的输入。时序逻辑的输出不仅受当前输入的影响，还受过去输入/输出状态的影响，即具有记忆性。在时序逻辑中，边沿信号没来之前，输出保持之前的输入；边沿信号来时，输出状态跟随输入信号变化。

（2）电路构成

组合逻辑电路主要由门电路构成，如与、或、非门等，常用于实现布尔函数。

时序逻辑电路则包含寄存器、触发器等元件，用于处理时序信号，如 D 触发器。

（3）应用范围

两者均可通过基本逻辑块进行构造，实现更复杂的功能。在某些应用中，需要将组合逻辑电路和时序逻辑电路结合起来，以实现更为复杂的数字电路设计。例如，在 CPU 的控制电路中，既有组合逻辑电路又有时序逻辑电路，以实现指令解码、分支判断等操作。

7、简述静态、动态时序模拟的优缺点？

静态时序模拟（Static Timing Analysis，STA）的优点包括：

（1）速度快

静态时序分析不需要输入向量，因此能够比动态时序模拟更快地完成分析。

（2）覆盖率高

静态时序分析能够覆盖所有的路径，确保没有遗漏。

（3）适用于大型设计

静态时序分析适合大型设计，因为它不依赖于测试向量，所以能够处理具有大量路径和复杂性的设计。

静态时序模拟的缺点：

（1）精度限制

静态时序分析基于时序模型的假设，可能无法捕获到某些动态行为，如时序依赖关系。

（2）不能验证功能

静态时序分析只能分析时序要求，而不能进行功能验证。

（3）对异步电路的限制

静态时序分析主要适用于同步电路，对于异步电路的时序分析可能不太准确。

动态时序模拟（Dynamic Timing Simulation，DTS）的优点包括：

（1）精确度高

动态时序模拟在验证功能的同时验证时序，能够更准确地模拟电路的实际行为。

（2）适用于更多设计类型

动态时序模拟不仅适用于同步电路，还适用于异步电路和其他更复杂的设计类型。

动态时序模拟的缺点：

（1）分析速度慢

动态时序模拟需要输入向量作为激励，随着设计规模的增大，所需要的向量数量以指数增长，导致分析速度变慢。

（2）覆盖率问题

动态时序模拟难以保证足够的覆盖率，因为输入向量可能无法覆盖所有相关的路径。

8、解释亚稳态，如何解决亚稳态？

亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当触发器进入亚稳态时，其输出可能会出现中间级电平，或者可能处于振荡状态，这种无用的输出电平可能会沿信号通道上的各个触发器级联式传播下去。

为了解决触发器的亚稳态问题，可以采取以下几种方法：

（1）降低系统时钟频率

降低系统时钟频率可以延长触发器稳定所需的时间，从

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本人bg西电硕，本硕均为电子信息专业。25届秋招主投硬件岗，最终拿下海康，汇川，艾诺，TCL，华为，CVTE，中兴，小米等offer。通过对300份真实面经的分析以及本人秋招实习面试中遇到的问题，我总结了硬件岗位面试中最高频的面试题。这些问题涵盖了模电、数电、硬件测试、PCB设计、电源岗等核心领域，并附上详细的解答思路。其次，我还详细介绍了电源岗、硬测岗、单板硬件岗位的职责、必备技能以及学习路线。