学霸笔记

3.nTrace介绍3.1 启动Verdi方法一：直接输入Verdi 启动，但是进入后又logo需要手动关闭；方法二：输入verdi -nologo 直接打开；方法三：可以通过Makefile 命令打开，比如在Makefile 的仿真阶段，接入命令 Verdi -ssf *.fsdb&3.2查看Verdi中的设计结构第一步：将设计文件导入Verdi；第二步：在instance窗口会显示相应的设计层次，如下图：第三步：点击对应的层次，会弹出对应的设计源码；Verdi的一个很重要的用处就是方便理解设计结果； 3.3查看Verdi中的验证结构同样，可以通过Verdi方便理解别人搭建的验证结构...

写在前边最近在做低功耗验证，项目中涉及到PPU这一块儿，在家查了好久资料，发现能找到的有价值的文章真的好少，机缘巧合之下，让我找到下边总结，分享出来，希望对和我有相同境遇的小伙伴带来帮助。PPU （ Power Policy Unit ），这是一个用于电源管理的组件（也可以说是一个小 IP ）。系统控制器通过这个组件来管理 SoC 中其它设备的电源。PPU 作为一个电源管理的组件，提供了系统控制与设备间的电源握手协议，真正的底层控制部分放在了外面，需要一个额外的状态机辅助完成。这也好理解，对于不同的设备，可能需要的电源控制场景不尽相同，比如有的模块可能只做时钟关断（clock gating），...

写在前边在验证的过程中，有时我们需要对协议的某些特殊场景进行验证，这就要求一些信号要被刻意的拉高放低。比如现在有一个场景，在验证低功耗Q_channel 协议时，device中的reset信号要在规定时间拉高，以验证reset在拉高是，qreq_n拉低的场景。这样的信号是不受系统reset控制的，可以通过force release进行控制，当然这只是举了一个小例子，针对force release的应用在验证过程中是会经常遇到的，所以特别有必要熟练掌握该语法。1. 概念force的作用相当于给模块的接口强制赋值了一个值；release的作用相当于把force这个强制条件给解除了。2.示例波形展示...

1. uvm_objectuvm_object是一个相对简单的类，它提供了一些基本的接口，如用于 field_automation 机制的 print，copy，pack 等，一些鉴别身份的，如 get_name，get_type_name，get_full_name 等。2. uvm_component对于 uvm_component 来说，有两大特点，一是它是一种树形组织结构中的一个结点，在其 new 的时候都要指定一个 parent，二是它有 phase 的概念。3. 为什么在uvm_component 例化时需要指定一个parent？假如不指定parent，compoent A 中有一...

5. nState5.1如何打开状态机视图1. 将设计文件导入Verdi2. 选中设计文件，打开设计视图：3.打开结果如下，可以直接点击状态机，进入状态机视图；点击后结果展示：5.2 如何在状态机视图中添加状态转移条件 在设计视图打开view->state action/transition condition5.3 如何查看状态机个状态对应的相关代码选中状态机状态/转移条件，鼠标中键按住拖动到代码界面，对应的代码会被标识出来，结果如下：5.4 查看具体的状态机状态转移时间点首先需要理解，设计的状态机类似与一个硬件，实现状态转移必须要进行软件的驱动，这也就是我们的tb验证驱动，所以查看具...

1.何为断言 断言主要用来检查仿真过程中存在的时序问题，如果存在异常情况，断言会报警。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。2.断言的作用：使用断言可以缩短研制周期；使用断言可以使设计中存在的各种问题更容易被动态监测观察；使用断言内嵌的覆盖率统计功能（cover）可以更加容易的获得对于功能的覆盖性；断言的可读性较一般描述语言更容易理解；通过全局控制实现设计中断言的开关；断言可以加速形式验证，提高形式验证的效率；3.断言的种类  断言分为立即断言和并行断言；3.1立即断言 立即断言主要用来检查当前仿真时间的条件，可以理解为if...else，放在过程块中使用。语法...

代码： 仿真结果：代码： 仿真结果：代码： 仿真结果：仿真结果：注：优秀验证学员随堂笔记，已经征求到学生的同意，会持续给牛友们分享！大家看完记得 一键三连！多多支持

以uvm_error 为例浅析其背后的故事：uvm_error 是一个宏，在声明的时候只需要传入ID 和 msg，均为字符类型；分析以上源码，发现起内部主要是调用了一个叫做uvm_report_enabled的函数进行判断，打印函数使用的是uvn_report_error。接下来首先了解一下uvm_report_enabled函数。uvm_report_enabled(uvm_report_object.svh)：函数内部调用了get_report_erbosity_level函数，其输出值与传入的verbosity进行比较，取真假； 同时还调用了get_report_action函数，与uv...

练习：  两段式描述：贩卖机设计1.    输入输出端口信号分析RTL代码：TB代码：波形：第一次：第二次：第三次：第四次：注：优秀验证学员随堂笔记，已经征求到学生的同意，会持续给牛友们分享！大家看完记得 一键三连！多多支持

仿真结果：仿真结果： 仿真结果：仿真结果：形式一：形式二： 形式三：注：优秀验证学员随堂笔记，已经征求到学生的同意，会持续给牛友们分享！大家看完记得 一键三连！多多支持

写在前边         本部分内容主要对Verdi的学习进行总结，大概分三篇文章进行叙述。1.verdi的配置1.首先打开.bashrc文件进行环境配置2.Verdi 配置如下：verdi_HOME: 配置Verdi的home目录，也就是Verdi安装的位置；PATH：配置Verdi的启动目录；LD_LIBRARY_PATH：配置Verdi的库；(我是用的vcs进行编译，如果有用questa编译的要进行修改)2.  波形的产生及打开波形的产生，需要在top文件中添加波形控制的系统函数，最常用的系统函数如下：以上列举了经常使用到的fsdb命令，对于一些其他的命令，又想了解的伙伴可以点击这里。接...

1.延时操作符（##）1.1 ##m带时序关系的sequence ：在SVA中时钟延时用符号"##"来表示，如"##2"表示延时两个时钟周期；波形展示：sequence只有在时钟上升沿到来后检查a是否为1才会继续检查后面连续x个时钟后的b的值；1.2 ##[m:n]波形展示： ##[m:n]”采取的是“就近匹配”原则，在第一个序列匹配后将不会在进行后续序列的匹配。2.蕴含操作符（|=>,|->）2.1 |=>操作符波形展示：表示sig1在时钟上升沿时为高，在当前时钟上升沿的下一个时钟上升沿时sig2也必须为高2.2 |->操作符 ...

写在前边我相信以上的结论大家不止在一篇文章中见到，但是当自己使用cast的时候，嗯......，不是转换不成功就是会报类型不匹配的问题。后来发现，靠，我居然还是不会。不好意思，以上内容根据自己亲身经历演变而来。咱们言归正传，本文将主要针对以上结论中的红色字体内容进行深入剖析，解释。1. what？又报错：上来就是一个报错场景，这就是没有彻底理解以上结论造成的（如果转换源类型与目的类型所指向对象的类型一致或者是目的类型指向的对象是源类型的父类，那么可以使用$cast进行转换）；以下代码声明了一个父类father，一个继承于father的子类child1。按照最初的理解，目的类型指向的对象是源类型...

要求：计数器实现及测试模块搭建1.计数器位宽为4；2.要求可以实现同步清零，及同步置数的功能； 3.通过一个输入信号来选择：实现加法计数和减法计数；如果加到最大值后继续加，或减到0后继续减时，计数器不变；4.输出最终的计数值的数据类型是wire型；5.需要搭建简单的testbench，用位置关联法(信号名关联也可)例化，仿出波形。6.提示：这里提供设计模块的端口列表7. RTL代码TB 文件 波形图：注：优秀验证学员随堂笔记，已经征求到学生的同意，会持续给牛友们分享！大家看完记得 一键三连！多多支持