`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] r_data_latch ; localparam P_SAQUENC1 = 3'b011 ; localparam P_SAQUENCE2 = 3'b110 ; wire w_msb_match; wire w_lsb_match; always@(posedge clk or negedge rst_n) if(!rst_n) r_data_latch <= 9'bzzzzz...