`timescale 1ns/1ns module even_div ( input wire rst , input wire clk_in, output wire clk_out2, output wire clk_out4, output wire clk_out8 ); //*************code***********// reg [2:0] cnt; always @(posedge clk_in or negedge rst) begin if (~rst) begin cnt <= 0; end else begin cnt <= cnt - 1; en...

`timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// localparam SEQ = 4'b1011; reg [3:0] buff; always @(posedge clk or negedge rst) begin if (~rst) begin buff <= 0; end else begin buff[0] <= data; buff...

`timescale 1ns/1ns module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [15:0] data_out ); localparam WIDTH_IN = 8; localparam WIDTH_OUT = 16; reg [WIDTH_IN+WIDTH_OUT-1:0] buff; integer i; always @(posedge clk or negedge rst_n) begin i...

`timescale 1ns/1ns module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [11:0] data_out ); localparam WIDTH_IN = 8; localparam WIDTH_OUT = 12; reg [WIDTH_IN+WIDTH_OUT-1:0] buff; integer i; always @(posedge clk or negedge rst_n) begin i...

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); reg [143:0] buff; integer i; always @(posedge clk or negedge rst_n) begin if (~rst_n) begin buff <= 0; end else begin if (valid_in) begi...

`timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , output reg valid_b , output reg [9:0] data_out ); reg [2:0] cnt; always @(posedge clk or negedge rst_n) begin if (~rst_n) begin cnt <= 0; end else begin if (read...

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); always @(posedge clk or negedge rst_n) begin if (~rst_n) begin ready_a <= 0; end else begin ready_a <= 1; end end reg [2:0] cnt; alway...

`timescale 1ns/1ns module signal_generator( input clk, input rst_n, input [1:0] wave_choise, output reg [4:0]wave ); reg [4:0] square_cnt; always @(posedge clk or negedge rst_n) begin if (~rst_n) begin square_cnt <= 0; end else begin if (wave_choise == 2'd0) begin if (square_cnt == 19) begin squa...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] buff; always @(posedge clk or negedge rst_n) begin if (~rst_n) begin buff <= 0; end else begin buff[0] <= a; buff[1] <= buff[0]; buff[2] <= buff[1]; buff[3] <= buff[2]; buff[4] &l...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); and (g0, A_in[0], B_in[0]); and (g1, A_in[1], B_in[1]); and (g2, A_in[2], B_in[2]); and (g3, A_in[3], B_in[3]); xor (p0, A_in[0], B_in[0]); xor (p1, A_in[1], B_in[1]); xor (p2, ...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [2:0] cnt; always @(posedge clk or negedge rst) begin if (~rst) begin cnt <= 0; end else begin if (cnt == 3) begin cnt <= 0; end else b...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// assign check = (sel == 1'b0) ? ~(^bus) : (^bus); //*************code***********// endmodule

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// reg temp; always @(posedge clk or negedge rst) begin if (~rst) begin temp <= 0; q <= 0; end else begin if (data == 1) begin temp <= ~temp; end else begin temp <= temp; end if (te...

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// assign mux_out = sel == 2'b00 ? d3 : sel == 2'b01 ? d2 : sel == 2'b10 ? d1 : d0; //*************code***********// endmodule