紧张不结巴 level
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东南大学
2024
数字IC前端设计
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VL37
时钟分频(偶数)
2023-09-25
答案正确
< 1ms
0K
Verilog
VL37
时钟分频(偶数)
2023-09-25
答案正确
< 1ms
0K
Verilog
VL36
状态机-重叠序列检测
2023-09-25
答案正确
< 1ms
0K
Verilog
VL46
同步FIFO
2023-09-25
答案正确
< 1ms
0K
Verilog
VL27
不重叠序列检测
2023-09-24
答案正确
< 1ms
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Verilog
VL27
不重叠序列检测
2023-09-24
答案正确
< 1ms
0K
Verilog
VL26
含有无关项的序列检测
2023-09-24
答案正确
< 1ms
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Verilog
VL25
输入序列连续的序列检测
2023-09-24
答案正确
< 1ms
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Verilog
235513
时钟切换
2023-09-23
答案正确
< 1ms
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Verilog
235513
时钟切换
2023-07-23
答案正确
< 1ms
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Verilog
235513
时钟切换
2023-07-23
答案正确
< 1ms
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Verilog
235511
并串转换
2023-07-18
答案正确
< 1ms
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Verilog
235497
序列发生器
2023-07-17
答案正确
< 1ms
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Verilog
235497
序列发生器
2023-07-17
答案正确
< 1ms
0K
Verilog
235497
序列发生器
2023-07-17
答案正确
< 1ms
0K
Verilog
235491
使用握手信号实现跨时钟域数据传输
2023-07-16
答案正确
< 1ms
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Verilog
235491
使用握手信号实现跨时钟域数据传输
2023-07-16
答案正确
< 1ms
0K
Verilog
235491
使用握手信号实现跨时钟域数据传输
2023-07-16
答案正确
< 1ms
0K
Verilog
235499
根据RTL图编写Verilog程序
2023-07-16
答案正确
< 1ms
0K
Verilog
VL46
同步FIFO
2023-05-14
答案正确
< 1ms
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Verilog

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