#硬件人的工位是什么样子的# 硬件人的乱七八糟的工位，所到之处一片狼藉，经常找东西找半天。比如稳压电源 万用表 示波器 信号发生器 热风枪等。还是要注意工位整洁，不仅能提高工作效率，还能给自己带来愉悦的工作体验

`timescale 1ns/1ns module ali16( input clk, input rst_n, input d, output reg dout ); //*************code***********// reg rst_0,rst_1; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin rst_0<=0; rst_1<=0; end else begin ...

`timescale 1ns/1ns module add_half( input A , input B , output wire S , output wire C ); assign S = A ^ B; assign C = A & B; endmodule /***************************************************************/ module add_full( inp...

`timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); assign c = data_rev(a); assign d = data_rev(b); function [3:0] data_rev(input [3:0]data_in); reg [3:0]data_rev; integer i; begin for(i=0;i<4;i=i+1) ...

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0]d_r1,d_r2; mod U1(.clk(clk),.rst_n(rst_n),.a(a),.b(b),.d(d_r1)); mod U2(.clk(clk),.rst_n(rst_n),.a(a),.b(c),.d(d_r2)); mod U3(.clk(clk),.rst_n(rst_n),.a(d_r1),.b(d...

`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); genvar i; generate for(i=0;i<=7;i=i+1)begin assign data_out[7-i]=data_in[i]; end endgenerate endmodule

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output reg [4:0]out, output reg validout ); //*************code***********// reg [15:0]d_r; always@(posedge clk or rst)begin if(!rst)begin out<=0; validout<=0; d_r<=0; ...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0]count; reg [7:0]d_r; always@(posedge clk or negedge rst)begin if(!rst)begin count<=0; end else if (count==2'b11) ...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); reg check_r; //*************code***********// always@(*)begin case(sel) 1'b1:check_r=^bus; 1'b0:check_r=~^bus; default:check_r=0; endcase end assign check=check_r; //*************code****...

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// reg data_temp; always@(posedge clk or negedge rst)begin if(!rst)begin data_temp<=0; end else begin data_temp<=data^data_temp; end end always@(posedge clk...

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output [1:0]mux_out ); //*************code***********// reg [1:0]mux_outr; always@(*)begin case(sel) 2'b11:mux_outr=d0; 2'b10:mux_outr=d1; 2'b01:mux_outr=d2; 2'b00:mux_outr=d3; defau...

`timescale 1ns/1ns module top_module ( input [255:0] in, input [7:0] sel, output out ); assign out=in[sel]; endmodule