我错了。不立flag，不定期更新~   前面几次推送已经给出了FIFO的RTL综合设计和SV写法的ref模型   带选通信号的同步FIFO   带选通信号的同步FIFO（可综合RTL设计）   本次的Testbench就是基于这两次的代码，进行验证。   Testbench的常见组成模块如下，由复位、产生、发送、接收、计分板比对几个模块组成。            本次验证代码就是通过给上述两个FIFO发送相同的信号与指令内容，通过把两个FIFO的输出发送到check task中进行比对，确定RTL写法与时序是否正确，看其是否可以实现正确的功能。   首先要连接DUT模块和TB模块，那么使用i...

本文基于questa 10.6c平台下搭建，questa 10.6c的安装方法在此不再赘述 ，上网查找即可，点击阅读原文提供安装包（忘了分享64位版本的了，可私信）。   questa 10.6c提供UVM1.1d，UVM1.2的库，因此不需要再去寻找资源，直接搭建即可。   本文所需资源可点击阅读原文下载。     编写sim.do文件    set UVM_DPI_HOME D:/Program/questasim64_10.6c/verilog_src/uvm-1.2/lib set UVM_src  D:/Program/questasim64_10.6c/verilog_src/uv...

还是上次那个同步FIFO，传送门在这~   带选通信号的同步FIFO（重发）     上次讲的是用SystemVerilog去设计这个FIFO，那么如果用可综合的RTL代码怎么设计呢？    因为本次FIFO的输入数据位宽实际上可以看成是不固定的，每次输出的数据却都是4byte，那么很容易产生的一个问题就是，前一时刻还是未满状态，下一时刻却已经是溢出（overflow）了    那么为了解决上一个问题，我的想法是，当FIFO深度不足8byte时，就拉低Ready_in信号，不再写入数据。    有同学和我讨论过一个问题，那就是设置为深度不足4byte的时候可不可以，原本想法是当FIFO中存在足...

我们常见的同步FIFO一般都是固定位宽输入，固定位宽输出的，因此他们之间的关系一般来说都是固定的，比较容易理解，网上也有很多类似的代码去指导怎么编写，在此不再赘述。      如果突发奇想，添加一个选通信号wstrb呢？那么这个世界是不是就不太一样了呀~~      假设题目如下：编写代码，实现如下的同步FIFO功能，示意图如下：        其中，clock为输入时钟；reset_n为复位信号，低有效；valid_in为输入有效信号，当输入信号为无效信号时，数据不写进FIFO；wstrb为选通信号，当其为0时，输入数据的低8位有效，当其为1时，输入数据的低16位有效，当其为2时，输入数据的...

在verilog中，实现线程同步通过阻塞的方式，单个线程是使用@操作符在信号边缘操作，多个线程之间则通过使用->操作符进行同步。 然而->操作符是瞬时的，也就是说，过了操作的时间点，如果没有捕捉到，那么就会被阻塞在那里，直到下一次到来。如果没有下一次，那么就一直阻塞。 在SV中，引入了triggered（）函数，该函数可用于判断事件是否已经被触发，而不是只检测当前时刻，线程只等待该结果，而不是在@处阻塞。   下面看下这些语句的区别，比较直观的了解SV的强大之处。   example1：    program automatic test_event( ); logic clk,a...

Function或task的生命期仅见于Verilog语言。Verilog早期仅有静态生命期(static lifetime)，无论是function还是task，用来描述硬件，无论调用多少次，同一个Task或者function都是分配一个地址。      这意味着，过程的参数和局部变量，都没有调用堆栈。这是和其它大多数语言完全不同的，需要特别注意。      这也就意味着，你不能有递归和重入的过程。   example1：  `timescale 1ns/1ps program test();     // define the function       function integer...

在数字电路的设计中，凡是碰到时钟的电路设计都是十分小心的，最怕时钟出现glitch，这种情况下，容易导致timing fail，或者传播亚稳态。   因此常见的做法都是在切时钟的时候把输出clk给暂停几个cycle，这样也仅仅是降低了performance。   循着这样的思路，我们可以设计一个Gfree Mux电路，即在两个clk切换之间设计反馈电路，只有当一个clk的输出暂停以后才去操作另外的一个clk。   具体设计如下图所示：               这个图中的sync unit就是同步单元，其中包含了多级同步器，一般是由特定的同步DFF组成。由图中可以看出，只有当一个clk的IC...

本人211本科，985硕，研究生是数字集成电路，主要项目是soc系统集成，也会点验证的知识。实验室不准实习，没有实习经历。   面了十几家企业，全部都是上海岗位，从前往后应该就是   vivo芯片设计岗，拿到offer。   华为findstar数字芯片岗，海思已过，泡池子中。   大疆芯片开发岗，一面挂，还被怼简历平淡无奇…   OPPO芯片设计岗，通过。   地平线，芯片开发工程师，已过，还没谈薪资。   平头哥，因为内推出了点问题，所以面试挺晚的，导致现在主管面后，加了一轮技术面，然后就没下文了，应该是挂了。   瑞芯微，提前批免笔试，通过，好像没人联系我谈薪资啊…   汇顶，芯片设计岗...