二叉树，图论，递归，回溯和dp都好难理解啊。😡学红温了

已挂或几乎已挂：OPPO vivo 小米 拼多多 阿里云 蚂蚁 腾讯 美团 虾皮 京东 360至今所投几乎全军覆没

凉的原因：笔试成绩太低了😇

只做了一个黑马点评和苍穹外卖，想找中厂日常实习大伙有什么建议

import java.util.Scanner; // 注意类名必须为 Main, 不要有任何 package xxx 信息 public class Main { public static void main(String[] args) { Scanner in = new Scanner(System.in); // 注意 hasNext 和 hasNextLine 的区别 String s=in.nextLine(); String[] ss= s.split(";"); int...

我的情况是985本硕，本科自动化，硕士也是自动化学院，专业是人工智能，但是研究方向不是算法，而是偏仿生的类脑电路，这个方向据我了解没什么就业方向，师兄师姐都是转方向自学就业。目前研究生阶段有一段两个月的小公司短暂实习（做软件定义无线电的驱动开发），但因为没基础，没有做出什么成果而且基本不懂驱动开发。之后在校内赛做了一个麦轮小车。上位机是古月居的旭日派，下位机是stm32，上位机串口通信控制下位机。使用三块stm32用timer中断定时控制＋pid控制转速。还有研一上学期参加的研究生数学建模拿了一个国家级二等奖（只要获奖就是国家级）本科生阶段因为重点都放在保研上面，所以项目只有一个美赛H奖和一个校级大创项目（也是做的导航小车，只跑了cartographer算法建图和navigation包导航😂，没有什么创新点）现在特别想求一个稳定的工作，所以首选银行和稳定的国企央企，听说Java找银行比较对口，现在学校只学了一点JavaSE，数据库会增删改查，其他框架完全不了解。现在是继续做Java方向还是做嵌入式方向呢？真诚希望各位大佬支支招😵救救孩子

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); parameter S0=4'd0; parameter S1=4'd1; parameter S2=4'd2; parameter S3=4'd3; parameter S4=4'd4; parameter S5=4'd5; parameter M1=4'd6; parameter M2=4'd7; parameter M3=4'd8; p...

`timescale 1ns/1ns module sequence_generator( input clk, input rst_n, output reg data ); reg [5:0]dd; always@(posedge clk or negedge rst_n) begin if(!rst_n) data<=0; else data<=dd[5]; end always@(posedge clk or negedge rst_n) begin if(!rst_n) dd<=6'b001011; else dd<=...

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg Y0=0; reg [1:0]Q=0; reg [1:0] state, next_state; parameter S0=2'b00; parameter S1=2'b01; parameter S2=2'b10; parameter S3=2'b11;...

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg a0=0; always@(posedge clk or negedge rst_n) begin if(rst_n==1'b0) begin a0<=0; end else a0<=a; end always@(posedge clk or negedge rst_n) begin if(rst_n==1'b0) begi...

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0]memory [7:0]; always@(posedge clk) begin memory[0]<=4'd0; memory[1]<=4'd2; memory[2]<=4'd4; memory[3]<=4'd6; memory[4]<=4'd8; memory[5]<=4'd10; memory[6]<=4'd12; memory[7]...

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); assign Y[2] = EI & (I[7] | I[6] | I[5] | I[4]); assign Y[1] = EI & (I[7] | I[6] | ~I[5...