`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// reg odd;//或者用wire类型 assign语句 always@(*)begin odd = ^bus; end assign check = sel?odd:!odd; //*************code***********// endmodule testbench如下： `timescale 1ns/1ns module testb...

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); reg q1; //*************code***********// always@(posedge clk or negedge rst) if(~rst) begin q1 <= 1'b0; q <= 1'b0; end else begin if(data) begin q1 <= !q1; end if(q1) begin ...

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// reg[1:0]mux_out_reg; always@(*)(1444584) begin case(sel) 2'b00:begin mux_out_reg = d3; end 2'b01:begin mux_out_reg = ...