题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
|---|
234312 |
使用3-8译码器①实现逻辑函数
|
2022-08-08
|
答案正确
| < 1ms | 0K | Verilog | |
234309 |
优先编码器Ⅰ
|
2022-07-29
|
答案正确
| < 1ms | 0K | Verilog | |
234307 |
优先编码器电路①
|
2022-07-29
|
答案正确
| < 1ms | 0K | Verilog | |
234305 |
4位数值比较器电路
|
2022-07-29
|
答案正确
| < 1ms | 0K | Verilog | |
234312 |
使用3-8译码器①实现逻辑函数
|
2022-07-28
|
答案正确
| < 1ms | 0K | Verilog | |
234311 |
实现3-8译码器①
|
2022-07-28
|
答案正确
| < 1ms | 0K | Verilog | |
234313 |
用3-8译码器实现全减器
|
2022-07-28
|
答案正确
| < 1ms | 0K | Verilog | |
234310 |
使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器
|
2022-07-28
|
答案正确
| < 1ms | 0K | Verilog | |
234309 |
优先编码器Ⅰ
|
2022-07-28
|
答案正确
| < 1ms | 0K | Verilog | |
VL50 |
简易秒表
|
2022-05-26
|
答案正确
| < 1ms | 0K | Verilog | |
235499 |
根据RTL图编写Verilog程序
|
2022-05-23
|
答案正确
| < 1ms | 0K | Verilog | |
235505 |
串行进位加法器
|
2022-05-23
|
答案正确
| < 1ms | 0K | Verilog | |
235507 |
全加器
|
2022-05-23
|
答案正确
| < 1ms | 0K | Verilog | |
VL30 |
数据串转并电路
|
2022-05-23
|
答案正确
| < 1ms | 0K | Verilog | |
VL32 |
非整数倍数据位宽转换24to128
|
2022-05-23
|
答案正确
| < 1ms | 0K | Verilog | |
VL33 |
非整数倍数据位宽转换8to12
|
2022-05-23
|
答案正确
| < 1ms | 0K | Verilog | |
VL34 |
整数倍数据位宽转换8to16
|
2022-05-12
|
答案正确
| < 1ms | 0K | Verilog | |
VL34 |
整数倍数据位宽转换8to16
|
2022-05-12
|
答案正确
| < 1ms | 0K | Verilog | |
VL36 |
状态机-重叠序列检测
|
2022-05-12
|
答案正确
| < 1ms | 0K | Verilog | |
VL35 |
状态机-非重叠的序列检测
|
2022-05-12
|
答案正确
| < 1ms | 0K | Verilog |
创作者周榜
更多
关注他的用户也关注了: