import sys for line in sys.stdin: a = line a_flip = a[::-1] print(int(a) + int(a_flip))

import sys for line in sys.stdin: a_in = int(line) a = a_in a_flip = 0 while a_in : a_flip = a_flip * 10 + a_in % 10 a_in = (a_in - a_in % 10) // 10 print(a + a_flip)

import sys for line in sys.stdin: a_in = int(line) n = 0 a_ini = 10 * [0] for i in range(10) : a_ini[9 - i] = a_in % 10 a_in = (a_in - a_ini[9 - i]) // 10 n += 1 if a_in == 0 : break a = a_ini[10 - n : 10] b = n * [0] out = 0 for i in range(n): b[i] = int(a[i]) + int(a[n - i - 1]) out += b[i] * (10 ...

module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [7:0] target = 8'b011_100_01; reg [7:0] shift_reg; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin match <= 0; shift_reg <= 8'b000_000_00; end else begin shift_reg <= {shift_reg[6:0], a}; match &...

module game_count( input rst_n, input clk, input [9:0]money, input set, input boost, output reg [9:0]remain, output reg yellow, output reg red ); // 费用 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin remain <= 0; end else begin if (set) begin remain <= remain + money; end else b...

module game_count( input rst_n, input clk, input [9:0]money, input set, input boost, output reg [9:0]remain, output reg yellow, output reg red ); reg valid; // 费用 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin remain <= 0; valid <= 0; end else begin valid <= 1; if (set) begi...

module triffic_light ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input pass_request, output wire[7:0]clock, output reg red, output reg yellow, output reg green ); reg [7:0] clock_idle, clock_g, clock_y, clock_r; parameter IDLE = 0, GREEN = 1, YELLOW = 2, RED = 3; reg [1:0] state, nstate; // 初始态时...

module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [2:0] cnt; reg [5:0] data_reg; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin ready_a <= 0; valid_b <= 0; data_b <= 6'b000_000; cn...

module signal_generator( input clk, input rst_n, input [1:0] wave_choise, output reg [4:0]wave ); parameter max_vavlue = 20, T1 = 20, min_value = 0; reg [4:0] cnt; reg flag; // 仅在方波模式工作的计数器 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cnt <= 0; end else begin // cnt <= wave_c...

module sequence_detect( input clk, input rst_n, input data, input data_valid, output wire match ); reg [3:0] shift_reg; reg [3:0] traget_reg = 4'b0110; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin shift_reg <= 4'b0000; // match <= 0; end else begin if (data_valid) begin shift...

module sequence_detect( input clk, input rst_n, input data, input data_valid, output wire match ); parameter s0 = 0, s1 = 1, s2 = 2, s3 = 3, s4 = 4; reg [2:0] state, nsate; always @(posedge clk or negedge rst_n) state <= !rst_n ? s0 : nsate; always @(*) begin case(state) s0: nsate = data == 0 &am...