`timescale 1ns/1ns module det_moore( input clk , input rst_n , input din , output reg Y ); reg [2:0] c_state , n_state; parameter S0 = 3'd0, S1 = 3'd1, S2 = 3'd2, S3 = 3'd3, S4 = 3'd4; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin c_state <= S0; end else begin c_state <= n_state; ...