`timescale 1ns/1ns module seller2( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire sel , output reg out1, output reg out2, output reg out3 ); //*************code***********// reg [3:0] din; always@(posedge clk or negedge rst)begin if(!rst)begin out1 <...

`timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); //*************code***********// reg [3:0] din; always@(posedge clk or negedge rst)begin if(!rst)begin out1 <= 1'b0; out2 ...

`timescale 1ns/1ns module sequence_test2( input wire clk, input wire rst, input wire data, output reg flag ); reg [2:0] current_state, next_state; parameter IDLE = 3'd0, S1 = 3'd1, S10 = 3'd2, S101 = 3'd3, S1011 = 3'd4; // 状态转换逻辑 always @(p...

`timescale 1ns/1ns module sequence_test2( input wire clk, input wire rst, input wire data, output reg flag ); reg [2:0] current_state, next_state; parameter IDLE = 3'd0, S1 = 3'd1, S10 = 3'd2, S101 = 3'd3, S1011 = 3'd4; // 状态转换逻辑 always @(p...

`timescale 1ns/1ns module width_8to16( input clk, input rst_n, input valid_in, input [7:0] data_in, output reg valid_out, output reg [15:0] data_out ); reg [7:0] datain_buff; reg [1:0] data_count; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin d...

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ,input rcl...

`timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, input [3:0]w_data, output wire [3:0]r_data ); //*************code***********// reg [3:0] ram_data[127:0]; assign r_data = (!enb)?ram_data[addr]:0; genvar i; generate for(i=0;i<10...

`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output wire Y ); parameter S0 = 2'b00, S1 = 2'b01, S2 = 2'b10, S3 = 2'b11; reg [1:0] c_state , n_state; reg ...

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg a1; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin rise <= 1'b0; down <= 1'b0; a1 <= 1'b0; end else begin a1 <= a; if(a && !a1)begin ...

使用两段式状态机最为简便 `timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); parameter S0 = 2'b00, S1 = 2'b01, S2 = 2'b10, S3 = 2'b11; reg [1:0] c_state , n_state; reg...

`timescale 1ns/1ns module function_mod( input [3:0] a, input [3:0] b, output [3:0] c, output [3:0] d ); // 定义大小端转换函数 function [3:0] convert_endian; input [3:0] data; begin convert_endian[0] = data[3]; convert_endian[1] = data[2]; ...

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0]c1; wire [7:0]c2; wire [7:0] d_buff; assign d = d_buff; mod uut1( .clk(clk), .rst_n(rst_n), .a(a), .b(b), .c(c1) ); mod uut2( .clk(clk), .rst_n(rst_n), ...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); reg [4:0]out_buff; reg validout_buff; reg [15:0] d_buff; assign out = out_buff; assign validout = validout_buff; //*************code***********// always@(posedge clk or ne...

`timescale 1ns/1ns module add_half( input A , input B , output wire S , output wire C ); assign S = A ^ B; assign C = A & B; endmodule /***************************************************************/ module add_full( inp...