//兄弟们，我发现这个牛客平台的自仿真平台是真的有毒，下面这个代码我modelsim仿真没问题，这就不对了，吐了吐了 `timescale 1ns/1ns module data_driver(     input clk_a,     input rst_n,     input data_ack,     output reg [3:0]data,     output reg data_req     ); &...

`timescale 1ns/1ns  module RTL(     input clk,     input rst_n,     input data_in,     output reg data_out     );      reg data_in_r;     always @(posedge clk or negedge rst_n) begin   ...

`timescale 1ns/1ns  module game_count     (         input rst_n, //异位复位信号，低电平有效         input clk,     //时钟信号         input [9:0]money,         input set,   &nb...

`timescale 1ns/1ns  module RAM_1port(     input clk,     input rst,     input enb,     input [6:0]addr,     input [3:0]w_data,     output wire [3:0]r_data ); //*************code***********//     reg [3:0] ram_data[127:0];   &...

`timescale 1ns/1ns  module fsm1(     input wire clk  ,     input wire rst  ,     input wire data ,     output reg flag ); //*************code***********//     parameter S0 = 4'd0001;     par...

`timescale 1ns/1ns  module sequence_test2(     input wire clk  ,     input wire rst  ,     input wire data ,     output reg flag ); //*************code***********//     parameter idle    &nb...

`timescale 1ns/1ns  module sequence_test1(     input wire clk  ,     input wire rst  ,     input wire data ,     output reg flag ); //*************code***********//          parameter i...

`timescale 1ns/1ns  module width_8to16(     input                    clk         ,        input              &...

`timescale 1ns/1ns module sequence_detect(     input clk,     input rst_n,     input data,     input data_valid,     output reg match     );   reg [3:0] pstate,nstate;  parameter idle=4'd0,     &...

`timescale 1ns/1ns module sequence_detect(     input clk,     input rst_n,     input a,     output reg match     );      reg [7:0] a_temp;          always @(posedge clk or negedge ...

`timescale 1ns/1ns  module encoder_0(    input      [8:0]         I_n   ,        output reg [3:0]         Y_n    );      always @(...

`timescale 1ns/1ns  module comparator_4(     input        [3:0]       A       ,     input       [3:0]        B    &...

`timescale 1ns/1ns module function_mod( input clk, input rst_n, input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d  ); function [3:0] data_in; input [3:0] x; reg [3:0] data_in; begin data_in[0] = x[3]; data_in[1] = x[2]; data_in[2] = x[1]; data_in[3] = x[0]; end endfunction assign c = rst_n ? ...

`timescale 1ns/1ns //********************************** //主模块 //********************************** module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d  ); wire [7:0] data_one; wire [7:0] data_two; compare_two U1( .clk(clk), .rst_n(rst_n), .data_a(a), .dat...