`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [2:0] curr_st; reg [2:0] next_st; parameter M0 = 3'b0; parameter M1 = 3'b01; parameter M2 = 3'b10; parameter M3 = 3'b11; parameter M4 = 3'b100; always @(posedge clk or negedge rst...