`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); parameter sta0 = 2'b00; parameter sta1 = 2'b01; parameter sta2 = 2'b10; parameter sta3 = 2'b11; reg [1:0] stage, next_stage; always@(posedge clk or negedge rst_n) begin if(~rst_n) begin stage <= sta0; end e...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [3:0] vld_d ; reg [7:0] d_d ; always@(posedge clk or negedge rst) begin if(~rst) vld_d <= 4'b0001; else vld_d <= {vld_d[2:0], vld_d[3]}...