`timescale 1ns/1ns module Tff_2( input wire data, clk, rst, output reg q ); reg q1;//用于储存第一个t触发器输出结果 always@(posedge clk or negedge rst)begin if(!rst)begin q1 <= 1'b0; end else begin q1 <= q1 ^ data;//实现t触发器功能 end end always@(posedge clk or negedge rst)begin if(!rst)begin q <= 1'b0; end els...