`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output [1:0]mux_out ); //*************code***********// reg [1:0]mux_out_tmp; always @(*) begin case(sel) 0: assign mux_out_tmp = d3; 1: assign mux_out_tmp = d2; 2: assign mux_out_tmp = d1; 3: assign mux_out_tmp = d0; default:...