题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
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235507 |
全加器
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2024-01-29
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答案正确
| < 1ms | 0K | Verilog | |
235493 |
异步复位同步释放
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2024-01-29
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答案正确
| < 1ms | 0K | Verilog | |
235503 |
任意奇数倍时钟分频
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2024-01-29
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答案正确
| < 1ms | 0K | Verilog | |
235519 |
乘法与位运算
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2024-01-29
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答案正确
| < 1ms | 0K | Verilog | |
235527 |
序列检测器(Moore型)
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2024-01-29
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答案正确
| < 1ms | 0K | Verilog | |
235509 |
脉冲同步器(快到慢)
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2024-01-29
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答案正确
| < 1ms | 0K | Verilog | |
235515 |
状态机与时钟分频
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2024-01-29
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答案正确
| < 1ms | 0K | Verilog | |
235497 |
序列发生器
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2024-01-29
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答案正确
| < 1ms | 0K | Verilog | |
235499 |
根据RTL图编写Verilog程序
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2024-01-29
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答案正确
| < 1ms | 0K | Verilog | |
234351 |
边沿检测
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2024-01-27
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答案正确
| < 1ms | 0K | Verilog | |
234350 |
ROM的简单实现
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2024-01-27
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答案正确
| < 1ms | 0K | Verilog | |
234316 |
根据状态转移图实现时序电路
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2024-01-27
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答案正确
| < 1ms | 0K | Verilog | |
234315 |
根据状态转移表实现时序电路
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2024-01-27
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答案正确
| < 1ms | 0K | Verilog | |
234314 |
数据选择器实现逻辑电路
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2024-01-26
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答案正确
| < 1ms | 0K | Verilog | |
234312 |
使用3-8译码器①实现逻辑函数
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2024-01-26
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答案正确
| < 1ms | 0K | Verilog | |
234311 |
实现3-8译码器①
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2024-01-26
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答案正确
| < 1ms | 0K | Verilog | |
234313 |
用3-8译码器实现全减器
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2024-01-26
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答案正确
| < 1ms | 0K | Verilog | |
234309 |
优先编码器Ⅰ
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2024-01-26
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答案正确
| < 1ms | 0K | Verilog | |
234307 |
优先编码器电路①
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2024-01-26
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答案正确
| < 1ms | 0K | Verilog | |
234306 |
4bit超前进位加法器电路
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2024-01-26
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答案正确
| < 1ms | 0K | Verilog |
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