1、奇偶数分频（经典） module div_fre#( parameter DIV_N = 'd4 ); ( input clk, input rst_n, output clk_div ); reg [$clog2(DIV)-1:0]cnt; always@(posedge clk or negedge rst_n)begin if(!rst_n) cnt <= 0; else if(add_cnt) begin if(end_cnt) cnt <= 0; ...

1、有符号数的比较 module signed_compare#( parameter DATAWIDTH = 'd8 ) ( input [DATAWIDTH-1:0] data_a, input [DATAWIDTH-1:0] data_b, output[DATAWIDTH-1:0] data_out ); function [DATAWIDTH-1:0]max_data; input [DATAWIDTH-1:0]campare_a; input [DATAWIDTH-1:0]campare_b; reg campare_flag;//max_a flag =...

跨时钟域包含哪些情况？ PS：由于FIFO涉及的问题较多，单独在另一篇帖子。 跨时钟域包括：慢到快与快到慢两种 一、慢到快 1、单bit：两级同步器。 2、多bit：延迟采样法。 （1）有din_en，对din_en打拍使得打拍后的使得din_en上升沿在数据的中间，进行边沿检测，检 测到上升沿时采样数据。 （2）无din_en,在快时钟域时慢时钟进行打拍，并检测慢时钟的上升沿。 （3）两者频率差距很大的情况下，需要通过计数来确定采样的时刻 module mult_bit_sync( input clk1,//慢时钟 input rst_n, input clk2,//快时...

主要是SV与覆盖率的问题 1.SV的基础知识 （1）数据类型logic logic类型是SV对Verilog 中reg类型的改进，它既可以是变量，又可以被连续赋值、门电路和模块的 驱动。但是logic不能有多个驱动，在对双向总线建模时，此时需要线网类型。 logic属于四状态数据类型，分别为x z 1 0。四状态类型还包括wire reg integer time。四状态 数据类型在未赋值时默认是x，但wire是Z。 对于双状态数据类型，其连接到输出时需要注意，如果输出为X或Z时，其输出可能是1或0，并不 确定所以当电路有可能输出X或Z时，需要将其转换为1。 （2）动态数组 动态数组是指在定义...

1）MOS管门电路，非门、与非、或非结构； （2）低功耗设计，静态功耗、动态功耗； （3）跨时钟域处理，单bit（快->慢，慢->快），多bit异步FIFO，DMUX； （4）FIFO的相关扩展，同步FIFO实现、异步FIFO结构、格雷码、FIFO深度计算； （5）FSM有限状态机，米利型、摩尔型、序列检测、序列产生； （6）亚稳态，原因、解决方法； （7）锁存器与触发器，区别与联系、应用场景、什么时候会综合出Latch； （8）FPGA底层资源，LUT查找表、触发器等； （9）静态时序分析STA，建立时间、保持时间等； （10）低速总线（如果用过），SPI、IIC、UART； （...

功耗的类型为两种，为动态功耗、静态功耗与浪涌功耗。 动态功耗包括：翻转功耗与短路功耗。静态功耗为漏电流功耗。 翻转功耗主要是由数据传输有关，由1到0或由0到1，门电路在输出切换时，由逻辑转换产生的功耗。 静态功耗又称待机功耗，由MOS管的漏电流引起。 对于低功耗设计，共分为四部分，分别是系统级、体系结构级、寄存器传输与逻辑门级和晶体管级。 一、系统级 系统级对于整个项目哪部分由硬件完成，哪部分由软件完成进行划分，并且采用哪种语言确定。 并且通过集成开发环境对已给出的硬件与软件模型进行协同仿真。采用低功耗软件，与适合的处理器会对整体功耗有显著影响。并且代码风格也会影响。 二、体系结构级 系统使用...

CML电平，摆幅800mv，速度10Gbps+ 为什么是800mV摆幅。 上图是CML直流耦合电路 在直流耦合时，16mA的电流源，由R1、R2、R3、R4四路提供电流，每个提供4mA，则 VC=VCC-4mA*50=VCC-0.2v 差模信号输入时，T1与T2只有一个能导通，假设T1导通，T2截止，那么16mA由R3与R1提供，各8mA 则Vswitch = VCC-8mA*50=VCC-0.4V,此时，由于Vout+<Vout-为低电平，此时输出电压为VCC-0.4- VCC=-0.4V，那么当T1截止，T2导通，则输出电压为VCC-(VCC-0.4V)=0.4V此时输出为高电平...

AHB总线（advanced High-performance Bus）先进高性能总线是AMBA总线架构中的一种，其具有高 速、高带宽的特点，支持两级流水操作。 1.典型的AMBA系统 AHB总线可以挂载高带宽存储接口、高性能处理器、高带宽片内存储及DMA master，从而构成AMBA 架构。同时AHB总线通过APB bridge 与APB总线联接。AHB总线是AMBA架构的骨架。 2.AHB总线组成 1.Master AHB主设备，同一时刻只允许一个主设备操作总线 2.Slave AHB从设备，通过地址映射获得使用哪一个从设备 3.Arbiter 仲裁器 决定哪一个主设备操作总线 4.D...

这篇帖子对于异步FIFO的阐述比较详细，本文参考其中 ************************************************************ FIFO的英文为First in First Out的缩写，是一种先入先出的缓存器，它没有外部的地址线与数据线 ，这样使用比较简单，但缺点就是只能按顺序写入，读出数据，其数据地址由内部的读写指针完成 加1 ，不像其他的RAM可以直接通过地址线直接写入某个地址。 根据工作时钟域划分，FIFO可以分为同步FIFO与异步FIFO。同步FIFO是指读写时钟为同一时钟 异步FIFO为读写时钟不一致，相互独立。 基于异步FIFO的特...

APB（Advanced Peripheral Bus）先进外设总线，是AMBA（Advanced Microcontroller Bus Architecture）先进微控制器总线结构中的用于低速低功耗外设的一种。其中的APB bridge为 Master, 其他外设均为Slave。 下表为APB的主要信号列表 1. PCLK ：上升沿捕获数据，Master与Slave在同一时钟下运行 2.PRESETn： 低电平有效，通常直接连接到，系统总线复位。 3.PADDR： APB地址总线，32bit，由APB bridge 驱动。 4.PSELx： APB bridge 产生该信号给每个总线...

1、对一个单bit的信号进行毛刺滤除，时间小于4bit即为毛刺，采用时序逻辑。 module filter( input clk, input rst_n, input data_in, output data_out ); reg [1:0]cnt; reg data_in_reg; always@(posedge clk)begin data_in_reg <= data_in; end assign data_edge = data_in^data_in_reg; always@(posedge clk or negedge rst_n)begin if(!...

对于FPGA的设计流程 1.确定项目需求➡2.RTL代码设计➡3.前仿真➡4.综合➡5后仿真➡6.STA➡7布局布线➡8.设计调试➡程序固化 对于IC前端设计流程 **1.确定项目需求➡2.芯片架构➡3.RTL代码设计➡4.功能仿真➡5.综合且加入DFT扫描链➡6.形式验证 ➡7.STA➡8布局➡9时钟树综合➡10布线➡11布线图与原理图比较➡12设计规则检查➡13生成GSII** （1）DFT插入扫描连：加入一些选择器用于使能控制，方便测试。 （2）时钟树综合（CTS）：FPGA中的时钟树相对稳定。 （3）形式验证：等价性检验，验证综合后的门级网表是否与综合前的RTL代码一致。 形式验证与后...

1.基本微分电路存在哪些问题：基本微分电路抗干扰性差，容易产生自激振荡。输入信号突变，电路不能正常工作。

1.翻转率：计数器的翻转率，例如4bit计数器翻转率，ABCD，A的翻转率为1/8,B的翻转率为1/4，C的翻转率为1/2，D的翻转率为1。则计数器的翻转率为（1/8+1/4+1/2+1）/8=0.47。只需计算0-7的翻转率即可，0-7的翻转率与8-15是一致的。 2.对于傅里叶变换，时域离散对应频域周期，频域离散对应时域周期。 3.奇偶校验：奇校验：序列中有奇数个1，校验位为0，否则校验位为1； 偶校验：序列中有奇数个1，校验位为1，否则校验位为0. 4.Verilog 保留字 5.卡诺图 6、除法器Verilog实现，组合电路 如图所示，4bit除以4bit， ...