安可创新，硬件卓驭，硬件做完测评后收到感谢信了，被同学给予山大雷锋称号

秋招投递记录，第59投-联发科技base：成都岗位：数字IC工程师(设计/验证/整合方向)

思格新能源（华子系）HR电话沟通，硬件工程师，base上海1.我看你这个竞赛荣誉比较多，这个都是你机器人这个项目获得的奖吗？2.简历上写的机器人项目主要是结构方面的？你更偏向于软件还是硬件？3.你的简历项目做的是机器人，你比较倾向机器人岗位吗？还有新能源行业方向发展，行业看法4.你是哪里人？对工作地点有要求吗？公司在上海5.去年你们学校25届有个同学也来的我们公司做软件，你认识吗？你是哪个学院的？

`timescale 1ns/1ns module RTL( input clk, input rst_n, input data_in, output reg data_out ); reg data_in_reg; always@(posedge clk or negedge rst_n) if(!rst_n)begin data_in_reg <= 0; data_out <= 0; end else begin data_in_reg <= data_in; data_out <= data_in&&!data_in_reg; end endmo...

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [2:0] cnt; reg [5:0] data_reg; //计数器 always@(posedge clk or negedge rst_n)begin if(!rst_n)begin ready_a <= 1'b0; end else begin ready...

`timescale 1ns/1ns module signal_generator( input clk, input rst_n, input [1:0] wave_choise, output reg [4:0]wave ); reg [4:0] cnt ; reg flag0 ; reg flag3; //方波计数器 always@(posedge clk or negedge rst_n) if(!rst_n)begin cnt <= 5'd0; end else if(wave_choise==1'b0)begin//模式为0，进行计数器的计数 if(cnt == 5'd19...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [3:0] data_reg; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin data_reg <= 'b0; end else if(data_valid)begin data_reg <= {data_reg[2:0],data}; end else begin dat...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [3:0] data_reg; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin data_reg <= 'b0; end else if(data_valid)begin data_reg <= {data_reg[2:0],data}; end else begin dat...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); reg [5:0] data_reg; reg [2:0] cnt; always@(posedge clk or negedge rst_n) if(!rst_n)begin cnt <= 'd0; end else if(cnt == 3'd5)begin cnt <= 3'd0; end else begin cnt <= cnt ...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] a_reg; always@(posedge clk or negedge rst_n) if(!rst_n)begin a_reg <= 'd0; end else begin a_reg <= {a_reg[7:0],a}; end always@(posedge clk or negedge rst_n) if(!rst_n)begin match <= 'd0...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [7:0] reg_a;//寄存器 always@(posedge clk or negedge rst_n)begin if(!rst_n)begin reg_a <= 8'b0000_0000; end else begin reg_a <= {reg_a[6:0],a};//使用移位操作，新输入数据在低位，所以进行左移操作 end end always@(posedge clk ...

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg reg_a; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin reg_a <= 1'b0; end else begin reg_a <= a; end end always@(posedge clk or negedge rst_n)begin if(!rst_n)begin rise &l...