`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [7:0] d_dly; reg [3:0] cnt; wire rst_dly_catch; reg rst_dly; assign rst_dly_catch = ~rst_dly & rst; //抓取复位上升沿，拉高初始的input_grant。 always @(...