`timescale 1ns/1ns module data_driver( input clk_a, input rst_n, input data_ack, output reg [3:0]data, output reg data_req ); reg data_ack_d,data_ack_dd; always@(posedge clk_a or negedge rst_n)begin if(~rst_n)begin data_ack_d<='b0; data_ack_dd<='b0; end else begin data_ack_d <= data_ack; da...