`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg [1:0] state = 2'b00; always@(posedge clk or negedge rst_n) begin if(~rst_n) begin state <= 2'b00; end else begin case(state) 2'b00: state <= C? 2'b01:2'b00; 2'b01: state <= C? 2'b01:2'b11; 2'b10: ...

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0] m,n; sub_mod sub1( .clk(clk), .rst_n(rst_n), .a(a), .b(b), .c(m) ); sub_mod sub2( .clk(clk), .rst_n(rst_n), .a(b), .b(c), .c(n) ); sub_mod sub3( .clk(clk), .rst_n(rst_n),...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code***********// reg [15:0] temp_data = 16'h0000; reg[4:0] temp_out = 5'b00000; reg temp_validout = 1'b0; always@(posedge clk) begin case(sel) 0: begin temp_ou...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// assign check = sel? ^bus:~(^bus); //*************code***********// endmodule

`timescale 1ns/1ns module top_module( input a, b, c, d, e, output [24:0] out ); wire[4:0] abcde; genvar i; assign abcde = {a, b, c, d, e}; generate for(i = 0;i < 25;i = i + 1) begin:loop assign out[i] = (abcde[i/5]==abcde[i%5])? 1'b1:1'b0; end endgenerate endmodule