1位选择器   primitive multiplexer(mux,control,dataA,dataB); output mux; input control,dataA,dataB; table //controldataAdataBmux 0 1 0:1; 0 1 1:1; 0 1 x:1; ...... x 1 1:1; endtable endprimitive        喜欢本文的同学欢迎收藏点赞多多留言，本文原发于【FPGA hdl】

初学者在学习Verilog的初期，非常喜欢纠结这个问题，当然这个问题总容易搞错和误用，直到.....了解了。      给初学者的建议:在进行时序逻辑电路时，基本采用的是非阻塞赋值。组合逻辑电路设计时，基本采用的是阻塞赋值。下面来简单来看一下，为何在时序电路里面要用非阻塞赋值。      ---电路层面来说：当待赋值的寄存器位置不同时，有时可以综合出正确的电路，有时又不能综合出正确电路。      [方式1] 不正确地使用的阻塞赋值来描述移位寄存器。   module pipeb1 (q3, d, clk); output [7:0] q3; input [7:0] d; input clk;...