1.拿到国产高云FPGA竞赛开发板        2.给予的是一块Combat板卡和一个充电线（没有提供烧录器，这个需要自备一个Micro USB接口的线）        3.建立工程文件        4.编写.v文件代码        5. 按照前面贴子所述，建立好工程。这块板卡对应的型号、封装、速度等级        6.导入.v文件        7.进行综合.        8.管脚约束        9.布局布线，到下载程序。        10.LED灯闪烁成功            喜欢本文的同学欢迎收藏点赞多多留言       ，本文原发于【FPGA hdl】

组合逻辑电路与时序逻辑电路   数字电路根据逻辑功能的不同特点，可以分成两大类：一类叫做组合逻辑电路，简称组合电路或组合逻辑；另一类叫做时序逻辑电路，简称时序电路或时序逻辑。 如果数字电路满足任意时刻的输出仅仅取决于该时刻的输入，那么该数字电路为组合逻辑电路。相反，如果数字电路任意时刻的输出不仅取决于当前时刻的输入，而且还取决于数字电路原来的状态，那么该数字电路为时序逻辑电路。例如，下图中只由一个与门组成的电路就是一个组合逻辑电路。    对于上图所示数字电路，无论在任何时刻，并且无论上次A、B输入是什么情况，只要在当前时刻输入端口A、B同时为逻辑1时，输出端C才会输出逻辑1，而其他情况下输出...

大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。   今天给大侠带来了FPGA几大厂商介绍，话不多说，上货。有些大侠近期在学习FPGA，但是你知道FPGA的几大厂商有哪些么，今天我们就来聊聊全球比较知名的FPGA几大厂商和国产FPGA厂商。   在FPGA的江湖内，你一定听说过Xilinx（赛灵思）和Altera（阿尔特拉）两家公司，两家巨头占据了大部分的市场份额。而Lattice和Actel只能在特殊领域保持一定的份额。但是随着FPGA市场风云变幻，并购事件层出...

根据系统是否有参考信号传感器可将ANC系统大致的分为前馈型和反馈型。   前馈控制是产生次级噪声之前就通过传感器测量初级噪声的频率以获取参考信号。   反馈控制不需要测得参考信号就产生次级噪声进行相消干涉      反馈型ANC系统   反馈型 ANC 系统中没有传感器来测得参考输入信号，仅通过误差传感器获取经相消干涉后的残余噪声并将其送入到反馈控制器，进而达到调节次级声源$y_n$的目的，使其发出与初级噪声幅值相等相位相反的次级噪声         反馈型ANC系统避免了对初级噪声的提取，也就不存在FM问题，反馈系统因具有一定的主动阻尼而可以有效抑制系统的暂态信号。但是反馈型系统鲁棒性较差，...

module synchronized_asynchronous_reset( input clk , input reset_n, input input_a, output out_a ); //变量定义 reg buffer;//对输入数据进行缓存 //内部复位 reg reset1; reg reset2; assign out_a=buffer ; assign rst_in=reset2; always@(posedge clk&nbs***bsp;negedge reset_n) begin if(!reset_n)begin reset1<=1'b0; reset...

1 信号的增益与衰减   有些出传感器的电压值非常小，例如麦克风产生的电压量级为10-6V,在记录信号或者重构信号时，会将信号线性放大的一个合适的值，通常用dB表示这个值。   AdB=10log(Po/Pi)=10log[(Vo^2/R)/(Vi^2/R)]=20log(Vo/Vi);   麦克风经过放大器放大后的电压为10-2V，也就是Vo/Vi=10000,也就是功率放大80dB。      2 信号的谐波   从高等数学中分析可知：任何周期性波形均可分解为一个基频正弦波加上许多高次频率的正弦波，高次频率是基频的整倍数（N，只能为整数），直流成分称为0次谐波，基波称为1次谐波，二次以上的...

人类获取外部世界信息主要的一个来源就是声音。声音（sound）的物理术语为由物体振动产生的声波。是通过介质（空气或固体、液体）传播并能被人或动物听觉器官所感知的波动现象。   声音作为一种波，频率在20 Hz~20 kHz之间的声音是可以被人耳感知到。      Matlab制作的不同单频率的声音：   1,100hz   2,1000hz   3,10000hz   4,18000hz      声音的3个基本部分为：响度、音调和音色。   响度：声波的强度的量度。   音调：声音中基波成分的频率。   音色：有信号的谐波分量决定(基波+泛音)。泛音既是多个谐波。      数字音频的基本详...

一、入门首先要掌握HDL（HDL=verilog+VHDL）   第一句话是：还没学数电的先学数电。然后你可以选择verilog或者VHDL，有C语言基础的，建议选择VHDL。因为verilog太像C了，很容易混淆，最后你会发现，你花了大量时间去区分这两种语言，而不是在学习如何使用它。当然，你思维能转得过来，也可以选verilog，毕竟在国内verilog用得比较多。   接下来，首先找本实例抄代码。抄代码的意义在于熟悉语法规则和编译器（这里的编译器是硅编译器又叫综合器，常用的编译器有：Quartus、ISE、Vivado、Design Compiler 、Synopsys的VCS、iveri...

1. 面积与速度的平衡与互换   这里的面积指一个设计消耗FPGA/CPLD的逻辑资源的数量，对于FPGA可以用消耗的FF（触发器）和LUT（查找表）来衡量，更一般的衡量方式可以用设计所占的等价逻辑门数。   面积和速度这两个指标贯穿FPGA/CPLD设计的时钟，是设计质量的评价的终极标准 —— 面积和速度是一对对立统一的矛盾体。   要求一个同时具备设计面积最小、运行频率最高是不现实的。更科学的设计目标应该是在满足设计时序要求（包括对设计频率的要求）的前提下，占用最小的芯片面积。或者在所规定的面积下，是设计的时序余量更大、频率跑的更高。这两种目标充分体现了面积和速度的平衡的思想。   作为矛...

近期我参加了FPGA创新设计竞赛，从今天开始进行竞赛的代码准备和编写，后面我将会在这个比赛投入近两周的时间。   本次竞赛采用高云推荐的Combat开发套件，该FPGA是高云半导体GW2A系列的产品，属于晨熙家族第一代产品。其中的GW2A-18包含查找表资源为20736，寄存器为15552。属于较为丰富的情况。   1、打开Gowin_V1.9.6.02Beta软件      2、新建工程      3、选择保存路径      4、FPGA型号选择，选择系列、封装、速度等级等。      5、创建.v文件，编写led灯代码      6.综合   此时发现综合错误，进入综合配置，将默认的Syn...

在进行专业知识讲解前，我们先回顾一下小学数学，基本就是这个“设计模式”的方式解决的。例如，老师会告诉你，这道题是“追逐问题”等等，然后套公式得到结果。后面我将对着三大设计模式（并行处理模式、流水线处理模式、时分复用模式）分三节进行重点阐述，并通过代码的方式展现例子，在FPGA设计中十分重要！      1、并行化思想的引入   并行化系统最少需要三个部分。第一部分：“输入数据分发部分”，主要功能是将高速输入的数据均匀分配给各个处理模块。第二部分：“并行处理部分”，针对低速的组合逻辑在一个相对较长时间内进行的处理。第三部分：“合并输出部分”，这部分完成结果再进行汇总合并以及可能得到的结果的后处理...

在实际运用中，一般32bit以下的加法器是不会被隔离进行分割的。即使是特别大的位宽，也会被分割为高于1bit的加法器单元（如果任意bit的都分割到1bit的话，不仅会浪费资源，而且会得不到想要的系统时钟周期），然后引入流水线结构，其中多为分割的加法器图如下所示：      以64bit分割为32bit为例，其余的都类似。代码如下：   module adder_64bits_sperated_32bits( input[63:0]a,b, input CLK, input RST, output reg[63:0]sum, output reg c ); reg[31:0]a0,b0; reg...

假设每个1比特加法环节需要处理的时间是5ns（当然，实际的电路如果这么慢，估计我们敲一个字母计算机都得等上一分钟进行处理）。当四个1bit的加法器级联的环节，处理时间就得20ns，换句话说在这20ns时间范围内我们的输入输出不能有变化，否则将会出现问题。 最终，我们采取模块结构的变化及时序控制的引入来解决这个问题。下面是代码：        module adder_4bits_pipeline( input[3:0]a,b, input CLK, input RST, output[3:0]sum, output c ); reg[2:0]i_a1,i_b1; reg[1:0]i_a2,i_...

module DFF_link( input clk , input rst_n , input input_data , output output_data ); reg dff[3:0]; integer loop; assign output_data=dff[3]; always@(posedge clk&nbs***bsp;negedge rst_n ) begin if(!rst_n) begin for(loop=0;loop<=3;loop=loop+1)begin dff[loop]<=1'b0; end end else begin dff[0]&lt...