因此要整体延后一拍，也就是对输入打拍，将dn缓存到输入寄存器中输出逻辑可以用case并行进行时序上的优化，用位运算可以避免不必要的比较，提高性能总体上代码质量较高，有更好的方法欢迎评论区留言 `timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); //*************code***********// localparam [1...

这里采用三段式状态机，分析状态转换和输出逻辑状态转换分析波形图发现和实际情况不符，在生活中是绿黄红循环，而题中是红黄绿循环，因此状态转移有不同默认IDLE打两拍后进入RED，此后一直在cnt为1时状态切换，因此用状态切换做计数器的重新赋值，即用cs和ns的组合逻辑作为控制表达式计数器在状态切换时 或 GREEN下pass_request拉高时更新对应的数值输出逻辑由于现态和次态存在一拍的延迟，因此交通灯下一状态应采用次态对应的红黄绿灯编码 `timescale 1ns / 1ns module triffic_light ( input rst_n, //异位复位信号，低电平有效 input ...

`timescale 1ns / 1ns module game_count ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input [9:0] money, input set, input boost, output reg [9:0] remain, output reg yellow, output reg red ); always @(posedge clk or negedge rst_n) begin if (!rst_n) begin remain <= 0; end else if (set) begin remai...

`timescale 1ns / 1ns module lcm #( parameter DATA_W = 8 ) ( input [ DATA_W-1:0] A, input [ DATA_W-1:0] B, input vld_in, input rst_n, input clk, output wire [DATA_W*2-1:0] lcm_out, output wire [ DATA_W-1:0] mcd_out, output reg vld_out ); reg [DATA_W-1:0] a_reg, b_reg; reg [ DATA_W-1:0] mcd_reg; reg [...

`timescale 1ns / 1ns module data_driver ( input clk_a, input rst_n, input data_ack, output reg [3:0] data, output reg data_req ); reg data_ack_r, data_ack_rr; wire pos_data_ack; assign pos_data_ack = !data_ack_rr & data_ack_r; always @(posedge clk_a or negedge rst_n) begin if (!rst_n) begin data...

`timescale 1ns/1ns module huawei6( input wire clk0 , input wire clk1 , input wire rst , input wire sel , output reg clk_out ); //*************code***********// reg clk0_r,clk1_r; always@(negedge clk0 or negedge rst) begin if(!rst) begin clk0_r<=0; end else begin clk0_r<=(~clk1_r)&(~sel); e...

`timescale 1ns/1ns module huawei7( input wire clk , input wire rst , output reg clk_out ); //*************code***********// localparam [1:0] S0 = 2'b00; localparam [1:0] S1 = 2'b01; localparam [1:0] S2 = 2'b10; localparam [1:0] S3 = 2'b11; reg [1:0] cs, ns; always @(posedge clk or negedge rst) begin...

`timescale 1ns / 1ns module clk_divider #( parameter dividor = 5 ) ( input clk_in, input rst_n, output clk_out ); reg [$clog2(dividor)-1:0] cnt; reg clk_p, clk_n; assign clk_out = clk_p || clk_n; always @(posedge clk_in or negedge rst_n) begin if (!rst_n) begin cnt <= 0; end else begin cnt <= ...

`timescale 1ns / 1ns module div_M_N ( input wire clk_in, input wire rst, output wire clk_out ); parameter M_N = 8'd87; parameter c89 = 8'd24; // 8/9时钟切换点 parameter div_e = 5'd8; //偶数周期 parameter div_o = 5'd9; //奇数周期 //*************code***********// reg [7:0] cnt; reg [4:0] cnt_e, cnt_o; always @(pos...

`timescale 1ns / 1ns module odo_div_or ( input wire rst, input wire clk_in, output wire clk_out7 ); //*************code***********// reg [2:0] cnt_p, cnt_n; reg clk_p, clk_n; assign clk_out7 = clk_p | clk_n; always @(posedge clk_in or negedge rst) begin if (!rst) begin cnt_p <= 0; end else if (cn...

`timescale 1ns/1ns module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [15:0] data_out ); reg cnt; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cnt <= 0; end else if (valid_in) begin cnt <= cnt + 1; end end reg...

`timescale 1ns/1ns module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [11:0] data_out ); reg [2:0] cnt; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cnt <= 0; end else if (valid_in) begin cnt <= (cnt == 'd2) ?...

`timescale 1ns / 1ns module width_24to128 ( input clk, input rst_n, input valid_in, input [23:0] data_in, output reg valid_out, output reg [127:0] data_out ); reg [3:0] cnt; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cnt <= 0; end else if (valid_in) begin cnt <= cnt + 1; en...

`timescale 1ns / 1ns module signal_generator ( input clk, input rst_n, input [1:0] wave_choise, output reg [4:0] wave ); reg [4:0] cnt; reg [1:0] wave_choise_reg; reg flag; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin wave_choise_reg <= 0; end else begin wave_choise_reg <= wa...