这种方式虽然将输入打了一拍来匹配时序，作为状态机，它没有像别的答案那样（至少明面上）引入latch，但它却莫名可以跑通。不知道是不是编译器自己引入了latch呢？ 这种逻辑理解虽然不如计数器简单，但输出没有使用组合逻辑来匹配testbench的时序，也算有它的独特优势。 `timescale 1ns/1ns module seller2( input wire clk  , input wire rst  , input wire d1 , in...

对照真值表，直接用casex解决是一个很简便的方法，在消耗资源上也不会比其他方法更多。 当然，直接根据真值表写逻辑表达式再按与非关系转换也是可以的。 `timescale 1ns/1ns module encoder_83(    input      [7:0]       I   ,    input   &nb...

使用always@敏感列表来实现的办法如下： `timescale 1ns/1ns module encoder_0(    input      [8:0]         I_n   ,        output reg [3:0]    ...

感觉纯考门级的概率不大。根据真值表把表达式写出来，如果需要门级，把大于等于和等于都替换成与非门，并利用或门连接即可输出最终结果。 `timescale 1ns/1ns module comparator_4( input [3:0]       A    , input    [3:0] B    ,     output  wire Y2  &nbs...