`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always @(*)begin casex(I_n) 9'b111111111 : Y_n = 4'b1111; 9'b0xxxxxxxx : Y_n = 4'b0110; 9'b10xxxxxxx : Y_n = 4'b0111; 9'b110xxxxxx : Y_n = 4'b1000; 9'b1110xxxxx : Y_n = 4'b1001; 9'b11110xxxx : Y_n = 4'b1010; 9'b111110xxx ...

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output [2:0] Y , output GS , output EO ); assign GS=(EI == 0 || (EI == 1 && I == 0)) ? 1'b0 : 1'b1; assign EO=(EI==1 && I==0) ? 1 :0; assign Y = ((EI == 0) || (EI == 1 && I == 0)) ? 3'b000 :(EI && I[7]) ...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); wire [3:0] g; wire [3:0] p; wire [4:0] c; assign g = A_in & B_in; //传播信号 assign p= A_in ^ B_in;//生成信号 assign c[0]=C_1; assign c[1]=g[0]|(p[0] & c[0] ); assign c[2]=g[1]|...

`timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); function [3:0] mod; input [3:0] a; begin mod={a[0],a[1],a[2],a[3]}; end endfunction assign c=mod(a); assign d=mod(b); endmodule 对于一个子程序来说， 下面的条件全部成立，则可以使用函数来完成；在子程序内不含延迟，时序或者控制结构。子程序只有一个返回值。只有有一个输入变量。...

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0] e ; reg [7:0] d ; reg [7:0] f ; min_mod min_mod_inst(clk,rst_n,a,b,e); always@(posedge clk or negedge rst_n) begin if(!rst_n) begin f<=0; end else begin f<=c; end e...

`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); genvar j; generate for(j = 0;j < 8;j = j + 1) begin:data assign data_out[j]=data_in[ 7 - j ]; end endgenerate endmodule 需要注意的是generate for只能用 genvar 声明变量 该变量是临时变量。只用于生成块的计算在仿真之前循环生成就已经展评，所以用verilog对其设计进行仿真时，该变...

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always@(posedge clk or negedge rst_n) if(!rst_n) c<=0; else case(select) 2'd0:c<=a; 2'd1:c<=b; 2'd2:c<=a+b; 2'd3:c<=a-b; endcase //****...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// assign check=(sel==1)? ^bus :~^bus ; //*************code***********// endmodule  题目出很模糊，理清楚想问啥就花费了大量时间，与FPGA探索者说的一样与其说奇偶校验，不如说是校验奇偶。根据波形图把bus输入的数据转换成二进制的数，可以发现。当sel是1的时候 如果奇数个1 则输出高电平 如果偶...

`timescale 1ns/1ns module top_module( output one ); assign one=1; endmodule 固定的线网输出往往用assign赋值