⏳ 投递进度条8.28 投递简历10.10 南研所三面，上午两面，下午一面一面:面试官比较严肃，基本围绕项目问，穿插八股，大概40分钟二面:面试官很和蔼，善于引导，中途还闲聊了一会，介绍了下计算线里的岗位。基本也是围绕八股。主管面: 面试官很专业，聊了聊项目，遇到问题及解决方法，团队合作，薪资，base地，35分钟左右10.11 25小时定律，入池开泡因为自己学历问题，有点担心能不能开，但还是许愿offer，爱信等。😇😇（附南研所里的大鹅）

部门: ICT计算产品线base: 杭州岗位: 逻辑3.31  投递5.13 重开流程5.21 免机考5.28 测评5.30 技术面+主管面5.31 进池子许愿offer，没有其他offer了😭---------------------6.18今天问了下应该是没有机会了秋招再来了华子

记录一下今天面试异格技术的经过异格技术是一家专注于fpga芯片的公司，我所应聘的岗位是EDA软件测试上来hr问我对这个岗位是否了解，然后介绍了一下这个岗位的工作内容eda软件测试和数字逻辑部门也有很大的接轨，要沟通合作，eda软件测试参与芯片设计全流程的设计，从rtl层到物理实现，需要会用verilog写测试用例，是否会使用python，其他问了主要简单的简历上项目，最后写了一个状态机整体面试过程非常轻松，面试官非常温柔，问的内容也比较基础。期待面试通过。

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); parameter IDLE = 5'b00001; parameter S1 = 5'b00010; parameter S2 = 5'b00100; parameter S3 = 5'b01000; parameter S4 = 5'b10000; //REG DEFINED reg [4:0] curr_state; reg [4:0] next_state...

题目中reg变量再always块中赋值 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); //PARAMETER defined parameter IDLE = 8'b00000001; parameter S1 = 8'b00000010; parameter S2 = 8'b00000100; parameter S3 = 8'b00001000; parameter S4 = 8'b0001000...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); parameter IDLE = 9'b000000001; parameter S1 = 9'b000000010; parameter S2 = 9'b000000100; parameter S3 = 9'b000001000; parameter S4 = 9'b000010000; parameter S5 = 9'b000100000; parameter S6 = 9'b001000000;...

异步复位，同步释放顾名思义，将复位信号当作异步信号，使用两级寄存器进行亚稳态处理，使用同步后的信号作为复位信号 `timescale 1ns/1ns module ali16( input clk, input rst_n, input d, output reg dout ); //*************code***********// reg rst_r, rst_rr; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin rst_r <= 1'b0; rst_rr <= 1'b0; end els...

`timescale 1ns / 1ns module add_4 ( input [3:0] A, input [3:0] B, input Ci, output wire [3:0] S, output wire Co ); wire [4:1] C_reg; add_full add_full_inst1 ( .A (A[0]), .B (B[0]), .Ci(Ci), .S (S[0]), .Co(C_reg[1]) ); generate genvar i; for (i = 1; i <= 3; i = i + 1) begin : add_half_i add_full a...

全加器，例化三次半加器 `timescale 1ns/1ns module add_half( input A , input B , output wire S , output wire C ); assign S = A ^ B; assign C = A & B; endmodule /***************************************************************/ module add_full( input A , input B , input Ci , output wire S , output wire Co ); w...

`timescale 1ns/1ns module det_moore( input clk , input rst_n , input din , output reg Y ); parameter IDLE = 5'b00001, S1 = 5'b00010, S2 = 5'b00100, S3 = 5'b01000, S4 = 5'b10000; reg [4:0] state_curr, state_next; //fsm always @(posedge clk or negedge rst_n) begin if (!rst_n) state_curr <= IDLE; el...

module sequence_generator( input clk, input rst_n, output reg data ); parameter IDLE = 6'b000001, S1= 6'b000010, S2=6'b000100, S3 = 6'b001000, S4 =6'b010000, S5 = 6'b100000; reg [5:0] curr_state, next_state; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin curr_state <=IDLE; end els...