`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); //ram存储空间定义，深度为8，位宽为4 reg [3:0]ram[7:0]; integer i; always@(posedge clk or negedge rst_n)begin if(...

`timescale 1ns/1ns module decoder_38( input E , input A0 , input A1 , input A2 , output reg Y0n , output reg Y1n , output reg Y2n , output reg Y3n , output reg ...

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); assign Y[2] = EI & (I[7] | I[6] | I[5] | I[4]); assign Y[1] = EI & (I[7] | I[6] | ~I[5]&~I[4]&...

`timescale 1ns/1ns module data_sel( input S0 , input S1 , input D0 , input D1 , input D2 , input D3 , output wire Y ); assign Y = ~S1 & (~S0&D0 | S0&D1) | S1&(~S0&D2 ...

`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output wire Y ); //状态定义 parameter S0 = 2'd0; parameter S1 = 2'd1; parameter S2 = 2'd2; parameter S3 = 2'd3; //状态寄存器定义 reg [1:0]curr_state;...

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); //寄存器 reg a_reg; //d触发器 always@(posedge clk or negedge rst_n)begin if(!rst_n) a_reg <= 0; else a_reg <= a; end always@(posedge clk or negedge rst_n)begin if(!rst_n)begi...

`timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); //*************code***********// //定义分频系数 parameter CLK_INV = 3'd7; parameter CLK_INV1 = CLK_INV/2; //时钟两触发沿对应信号 reg clk_out7_n; reg clk_out7_p; //分频计数器 reg [2:0]cnt; ...

`timescale 1ns/1ns module fsm1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// //状态定义 parameter S0 = 2'd0; parameter S1 = 2'd1; parameter S2 = 2'd2; parameter S3 = 2'd3; //状态寄存器 reg [1:0]curr_state; reg [1:0]next_state; //组合逻辑判断状态转移条...

`timescale 1ns/1nsmodule add_4(   input         [3:0]  A   ,   input         [3:0]  B   ,   input &n...

`timescale 1ns/1nsmodule add_half(   input                A   ,   input               &nbs...

`timescale 1ns/1nsmodule sequence_generator(    input clk,    input rst_n,    output reg data    );parameter S0 = 3'd0;parameter S1 = 3'd1;parameter S2&nbs...

使用状态机求解`timescale 1ns/1nsmodule data_driver(    input clk_a,    input rst_n,    input data_ack,    output reg [3:0]data,    output reg data_req  ...

`timescale 1ns/1nsmodule count_module(    input clk,    input rst_n,    input mode,    output reg [3:0]number,    output reg zero    );...

需要寄存器延迟一个周期输出才能符合所给时序`timescale 1ns/1nsmodule count_module(    input clk,    input rst_n,    input set,    input [3:0] set_num,    output reg [3:0]number,&...