[单选题]
FPGA中设定一个信号为三态门，在Verilog中，就是设定该信号的类型为inout。通常用在总线接口中，因为在一个总线上同时只能有一个设备端口作输出，这时其他端口必须在高阻态，同时可以输入这个输出端口的数据。所以，设备端口要挂在一个总线上，必须通过三态缓冲器。
NOTE:fpga代码设计中，记得有一条“原则”，对于三态口，尽量在顶层模块使用三态，不要在内部子模块使用三态，不然会带来一系列问题。因此最好在芯片顶层就把三态数据总线分成两根，内部就不再使用三态门了。
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版权声明：本文为CSDN博主「mu_guang_」的原创文章，遵循CC 4.0 BY-SA版权协议，转载请附上原文出处链接及本声明。
原文链接：https://blog.csdn.net/mu_guang_/article/details/103774627
NOTE:fpga代码设计中，记得有一条“原则”，对于三态口，尽量在顶层模块使用三态，不要在内部子模块使用三态，不然会带来一系列问题。因此最好在芯片顶层就把三态数据总线分成两根，内部就不再使用三态门了。
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发表于 2023-07-06 19:33:43
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FPGA中设定一个信号为三态门，在Verilog中，就是设定该信号的类型为inout。通常用在总线接口中，因为在一个总线上同时只能有一个设备端口作输出，这时其他端口必须在高阻态，同时可以输入这个输出端口的数据。所以，设备端口要挂在一个总线上，必须通过三态缓冲器。
NOTE:fpga代码设计中，记得有一条“原则”，对于三态口，尽量在顶层模块使用三态，不要在内部子模块使用三态，不然会带来一系列问题。因此最好在芯片顶层就把三态数据总线分成两根，内部就不再使用三态门了。
发表于 2023-07-29 11:02:22
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写一个实际的对于inout类型端口的处理,欢迎大家指正
inout gpio;
bufifi(gpio,w_gpio_dout,w_gpio_dout_en);
assign w_gpio_din= gpio；
发表于 2023-05-07 21:54:32
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