使用Verilog HDL进行逻辑设计，可综合的变量类型有（

[不定项选择题]

使用Verilog HDL进行逻辑设计，可综合的变量类型有（）

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布宜诺斯利亚斯

大多数的矢量类型（reg或者net）都被默认当做无符号数。integer和real是个例外，它们被默认为当做有符号数。通常，real类型是不可综合的。

发表于 2021-01-09 17:07:05 回复(0)

宇宙区长孙连城

C语言中buffer是缓冲区的意思

发表于 2023-08-25 08:49:25 回复(0)

诸葛孔明435

verilog中有double关键词吗？？？？？

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发表于 2022-06-09 22:20:01 回复(0)

digital_yhui

寄存器数据类型中，reg. 和integer类型是可综合的。

发表于 2020-07-21 16:35:02 回复(0)

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FPGA/CPLD

上传者：小小

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