`timescale 1ns/1ns module count_module( input clk, input rst_n, input set, input [3:0] set_num, output reg [3:0]number, output reg zero ); reg [3:0] number_reg; always @ ( posedge clk or negedge rst_n ) begin if(~rst_n) number_reg <= 4'b0; else number_reg <= (set)? set_num : number_reg +1'b1; ...