`timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, input [3:0]w_data, output wire [3:0]r_data ); //*************code***********// reg [3:0] RAM [127:0]; integer i; always@(posedge clk or negedge rst)begin if(~rst) for(i=0 ; i...

`timescale 1ns/1ns module seller2( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire sel , output reg out1, output reg out2, output reg out3 ); //*************code***********// localparam IDEL = 3'd0; localparam GET05 = 3'd1; localparam GET10 = 3'd2; localpar...

`timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); //*************code***********// localparam IDEL = 3'd0; localparam GET05 = 3'd1; localparam GET10 = 3'd2; localparam GET15 = 3'd3...

`timescale 1ns/1ns module div_M_N( input clk_in, input rst, output clk_out ); localparam CNT_MAX = 89; localparam CNT_SW_EO = 24; localparam CNT_EVEN = 8; localparam CNT_ODD = 9; reg [6:0] cnt_in; always@(posedge clk_in or negedge rst)begin ...

`timescale 1ns/1ns module odo_div_or #(parameter N = 7) ( input wire rst , input wire clk_in, output wire clk_out7 ); reg [2:0] cnt; always@(posedge clk_in or negedge rst)begin if(!rst) cnt <= 3'd0; else cnt <= ...

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); localparam INIT = 2'd0; localparam GET3_1 = 2'd1; localparam GET2_2 = 2'd2; localparam GET1_3 = 2'd3; r...

`timescale 1ns/1ns module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out , output reg [15:0] data_out ); reg [7:0] data_in_reg; always@(posedge clk or negedge rst_n)begin if(!rst_n) data_in_reg <= 8'd0; else ...

`timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , input [3:0] data_in , input data_en , output reg [3:0] dataout ); // clk_a domain reg [3:0] data_in_reg; always@(posedge clk_a or negedge arstn)begin if(!arstn) d...

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0] myROM [7:0]; initial begin myROM[0] = 4'd0; myROM[1] = 4'd2; myROM[2] = 4'd4; myROM[3] = 4'd6; myROM[4] = 4'd8; myROM[5] = 4'd10; myROM[6] = 4'd12; myROM[7] = 4'd14; end ...

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); assign Y[2] = EI & (I[7] | I[6] | I[5] | I[4]); assign Y[1] = EI & (I[7] | I[6] | ~I[5...

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); assign Y = ~EI ? 3'd0 : I[7] ? 3'd7 : I[6] ? 3'd6 ...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); wire [4:1] G, P; wire [4:0] C; assign C[0] = C_1; assign G = A_in & B_in; assign P = A_in ^ B_in; assign S =...